RF阻抗匹配与史密斯 三亿文库
RF阻抗匹配与史密斯
阻抗匹配与史密斯(Smith)圆图：基本原理 Jul 29, 2003
摘要：本文利用史密斯圆图作为RF阻抗匹配的设计指南。文中给出了反射系数、阻抗和导纳的作图范例，并给出了MAX2472工作在900MHz时匹配网络的作图范例。
事实证明，史密斯圆图仍然是确定传输线阻抗的基本工作。
在处理RF系统的实际应用问题时，总会遇到一些非常困难的工作，对各部分级联电路的不同阻抗进行匹配就是其中之一。一般情况下，需要进行匹配的电路包括天线与低噪声放大器(LNA)之间的匹配、功率放大器输出(RFOUT)与天线之间的匹配、LNA/VCO输出与混频器输入之间的匹配。匹配的目的是为了保证信号或能量有效地从“信号源”传送到“负载”。
在高频端，寄生元件(比如连线上的电感、板层之间的电容和导体的点击这里，了解典型射频收发器设计的无线器件电阻)对匹配网络具有明显的、不可预知的影响。频率在数十兆赫兹以上时，理论计算和仿真已经远远不能满足要求，为了得到适当的最终结果，还必须考虑在实验室中进行的RF测试、并进行适当调谐。需要用计算值确定电路的结构类型和相应的目标元件值。
有很多种阻抗匹配的方法，包括 ? ? ? ? 计算机仿真：由于这类软件是为不同功能设计的而不只是用于阻抗匹配，所以使用起来比较复杂。设计者必须熟悉用正确的格式输入众多的数据。设计人员还需要具有从大量的输出结果中找到有用数据的技能。另外，除非计算机是专门为这个用途制造的，否则电路仿真软件不可能预装在计算机上。 手工计算：这是一种极其繁琐的方法，因为需要用到较长(“几公里”)的计算公式、并且被处理的数据多为复数。 经验：只有在RF领域工作过多年的人才能使用这种方法。总之，它只适合于资深的专家。 史密斯圆图：本文要重点讨论的内容。 本文的主要目的是复习史密斯圆图的结构和背景知识，并且总结它在实际中的应用方法。讨论的主题包括参数的实际范例，比如找出匹配网络元件的数值。当然，史密斯圆图不仅能够为我们找出最大功率传输的匹配网络，还能帮助设计者优化噪声系数，确定品质因数的影响以及进行稳定性分析。
图1. 阻抗和史密斯圆图基础
基础知识 在介绍史密斯圆图的使用之前，最好回顾一下RF环境下(大于100MHz) IC连线的电磁波传播现象。这对RS-485传输线、PA和天线之间的连接、LNA和下变频器/混频器之间的连接等应用都是有效的。
大家都知道，要使信号源传送到负载的功率最大，信号源阻抗必须等于负载的共轭阻抗，即： RS + jXS = RL - jXL 图2. 表达式RS + jXS = RL - jXL的等效图
在这个条件下，从信号源到负载传输的能量最大。另外，为有效传输功率，满足这个条件可以避免能量从负载反射到信号源，尤其是在诸如视频传输、RF或微波网络的高频应用环境更是如此。 史密斯圆图 史密斯圆图是由很多圆周交织在一起的一个图。正确的使用它，可以在不作任何计算的前提下得到一个表面上看非常复杂的系统的匹配阻抗，唯一需要作的就是沿着圆周线读取并跟踪数据。
史密斯圆图是反射系数(伽马，以符号Γ表示)的极座标图。反射系数也可以从数学上定义为单端口散射参数，即s11。
史密斯圆图是通过验证阻抗匹配的负载产生的。这里我们不直接考虑阻抗，而是用反射系数ΓL，反射系数可以反映负载的特性(如导纳、增益、跨导)，在处理RF频率的问题时ΓL更加有用。
我们知道反射系数定义为反射波电压与入射波电压之比：
图3. 负载阻抗
负载反射信号的强度取决于信号源阻抗与负载阻抗的失配程度。反射系数的表达式定义为：
由于阻抗是复数，反射系数也是复数。
为了减少未知参数的数量，可以固化一个经常出现并且在应用中经常使用的参数。这里Z0 (特性阻抗)通常为常数并且是实数，是常用的归一化标准值，如50Ω、75Ω、100Ω和600Ω。于是我们可以定义归一化的负载阻抗：
据此，将反射系数的公式重新写为：
从上式我们可以看到负载阻抗与其反射系数间的直接关系。但是这个关系式是一个复数，所以并不实用。我们可以把史密斯圆图当作上述方程的图形表示。
为了建立圆图，方程必需重新整理以符合标准几何图形的形式(如圆或射线)。
首先，由方程2.3求解出；
令等式2.5的实部和虚部相等，得到两个独立的关系式：
重新整理等式2.6，经过等式2.8至2.13得到最终的方程2.14。这个方程是在复平面(Γr, Γi)上、圆的参数方程(x - a)2 + (y - b)2 = R2，它以[r/(r + 1), 0]为圆心，半径为1/(1 + r)。
更多细节参见图4a。
图4a. 圆周上的点表示具有相同实部的阻抗。例如，r = 1的圆，以(0.5, 0)为圆心，半径为0.5。它包含了代表反射零点的原点(0, 0) (负载与特性阻抗相匹配）。以(0, 0)为圆心、半径为1的圆代表负载短路。负载开路时，圆退化为一个点(以1, 0为圆心，半径为零)。与此对应的是最大的反射系数1，即所有的入射波都被反射回来。
在作史密斯圆图时，有一些需要注意的问题。下面是最重要的几个方面： ? ? ? ? ? 所有的圆周只有一个相同的，唯一的交点(1, 0)。 代表0Ω、也就是没有电阻(r = 0)的圆是最大的圆。
无限大的电阻对应的圆退化为一个点(1, 0)
实际中没有负的电阻，如果出现负阻值，有可能产生振荡。 选择一个对应于新电阻值的圆周就等于选择了一个新的电阻。
作图 经过等式2.15至2.18的变换，2.7式可以推导出另一个参数方程，方程2.19。
同样，2.19也是在复平面(Γr, Γi)上的圆的参数方程(x - a)2 + (y - b)2 = R2，它的圆心为(1, 1/x)，半径1/x。
更多细节参见图4b。
图4b. 圆周上的点表示具有相同虚部x的阻抗。例如，× = 1的圆以(1, 1)为圆心，半径为1。所有的圆(x为常数)都包括点(1, 0)。与实部圆周不同的是，x既可以是正数也可以是负数。这说明复平面下半部是其上半部的镜像。所有圆的圆心都在一条经过横轴上1点的垂直线上。
完成圆图 为了完成史密斯圆图，我们将两簇圆周放在一起。可以发现一簇圆周的所有圆会与另一簇圆周的所有圆相交。若已知阻抗为r + jx，只需要找到对应于r和x的两个圆周的交点就可以得到相应的反射系数。 可互换性 上述过程是可逆的，如果已知反射系数，可以找到两个圆周的交点从而读取相应的r和×的值。过程如下： ? ? ? ? ? ? 确定阻抗在史密斯圆图上的对应点 找到与此阻抗对应的反射系数(Γ)
已知特性阻抗和Γ，找出阻抗 将阻抗转换为导纳 找出等效的阻抗 找出与反射系数对应的元件值(尤其是匹配网络的元件，见图7)
联系客服：cand57</2334人阅读
单片机技术（6）
PCB传输线简介：
&&&&& 随着 PCB 信号切换速度不断增长，当今的 PCB 设计厂商需要理解和控制 PCB 迹线的阻抗。相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。
&&&&& 在实际情况中，需要在数字边际速度高于1ns 或模拟频率超过300Mhz时控制迹线阻抗。PCB 迹线的关键参数之一是其特性阻抗（即波沿信号传输线路传送时电压与电流的比&#20540;）。印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。
&&&&& 阻抗控制(eImpedance Controling)，线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗&#20540;得变化，使其信号失真。故在高速线路板上的导体，其阻抗&#20540;应控制在某一范围之内，称为“阻抗控制”。
&&&&& PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。影响PCB走线的阻抗的因素主要有: 铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。PCB 阻抗的范围是 25 至120 欧姆。
&&&&& 在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。迹线和板层构成了控制阻抗。PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。但是，无论使用什么方式，阻抗&#20540;都将由其物理结构和绝缘材料的电子特性决定：
信号迹线的宽度和厚度迹线两侧的内核或预填材质的高度迹线和板层的配置内核和预填材质的绝缘常数
PCB传输线主要有两种形式：微带线（Microstrip）与带状线（Stripline）。
微带线（Microstrip）：
&&&&& 微带线是一根带状导线，指只有一边存在参考平面的传输线，顶部和侧边都曝置于空气中（也可上敷涂覆层），位于绝缘常数 Er 线路板的表面之上，以电源或接地层为参考。如下图所示：
注意：在实际的PCB制造中，板厂通常会在PCB板的表面涂覆一层绿油，因此在实际的阻抗计算中，通常对于表面微带线采用下图所示的模型进行计算：
带状线（Stripline）：
带状线是置于两个参考平面之间的带状导线，如下图所示，H1和H2代表的电介质的介电常数可以不同。
&&&&& 上述两个例子只是微带线和带状线的一个典型示范，具体的微带线和带状线有很多种，如覆膜微带线等，都是跟具体的PCB的叠层结构相关。
&&&&& 用于计算特性阻抗的等式需要复杂的数学计算，通常使用场求解方法，其中包括边界元素分析在内，因此使用专门的阻抗计算软件SI9000，我们所需做的就是控制特性阻抗的参数：
绝缘层的介电常数Er、走线宽度W1、W2（梯形）、走线厚度T和绝缘层厚度H。
对于W1、W2的说明：
此处的W=W1，W1=W2.
规则：W1=W-A&
W—-设计线宽&
A—–Etch loss (见上表)
走线上下宽度不一致的原因是：PCB板制造过程中是从上到下而腐蚀，因此腐蚀出来的线呈梯形。
&&& 走线厚度T与该层的铜厚有对应关系，具体如下：
&&&&&&&&&&&&&&& COPPER THICKNESS&
Base copper thk&& For inner layer&& For outer layer&
&& H OZ&&&&&&&&&& 0.6mil&&&&&&&&&&&&&&&& 1.8mil&
&& 1 OZ&&&&&&&&&& 1.2MIL&&&&&&&&&&&&&&&& 2.5MIL&
&& 2 OZ&&&&&&&&&& 2.4MIL&&&&&&&&&&&&&&&& 3.6MIL
绿油厚度：&
*因绿油厚度对阻抗影响较小，故假定为定&#mil。
我们可以通过控制这几个参数来达到阻抗控制的目的，下面以安维的底板PCB为例说明阻抗控制的步骤和SI9000的使用：
底板PCB的叠层为下图所示：
第二层为地平面，第五层为电源平面，其余各层为信号层。
各层的层厚如下表所示：
Layer Name
DIELECTRIC
DIELECTRIC
DIELECTRIC
DIELECTRIC
DIELECTRIC
说明：中间各层间的电介质为FR-4，其介电常数为4.2；顶层和底层为裸层，直接与空气接触，空气的介电常数为1。
需要进行阻抗控制的信号为：
DDR的数据线，单端阻抗为50欧姆，走线层为TOP和L2、L3层，走线宽度为5mil。
时钟信号CLK和USB数据线，差分阻抗控制在100欧姆，走线层为L2、L3层，走线宽度为6mil，走线间距为6mil。
对于计算精度的说明:
1、对于单端阻抗控制，计算&#20540;等于客户要求&#20540;；
2、对于其他特性阻抗控制：
对于其它所有的阻抗设计(包括差别和特性阻抗)&
*计算&#20540;与名义&#20540;差别应小于的阻抗范围的10%：&
例如：客户要求：60&#43;/-10%ohm&
阻抗范围=上限66-下限54=12ohms&
阻抗范围的10%=12X10%=1.2ohms
计算&#20540;必须在红框范围内。其余情况类推。
下面利用SI9000计算是否达到阻抗控制的要求：
首先计算DDR数据线的单端阻抗控制：
TOP层：铜厚为0.5OZ，走线宽度为5MIL，距参考平面的距离为3.8MIL，介电常数为4.2。选择模型，代入参数，选择lossless calculation,如图所示：
计算得到单端阻抗为Zo=55.08ohm，与要求相差5欧姆。根据板厂的反馈，他们将走线宽度改为6MIL以达到阻抗控制，经过验证，在宽度W2=6MIL,W1=7MIL的情况下，计算得到的单端阻抗为Zo=50.56欧姆，符合设计要求。
L2层：在L2层的走线模型如下图所示：
代入参数进行计算得到如下图所示：
计算得到单端阻抗为Zo=50.59欧姆，符合设计要求。
同理可以得到L3层的单端阻抗，在此不再赘述。
下面计算差分阻抗控制：
由PCB设计可知，底板PCB中时钟走线在L3层，USB数据线在L2层，走线宽度均为6MIL,间距为6MIL。
时钟信号选择的模型如下所示：
按照提供给板厂的数据计算得到的结果如下图所示：
根据板厂的反馈，差分阻抗只能做到85欧姆，与计算结果接近（他们可以微调板层厚度，但不能调线）。但是改变线间距为12MIL时，计算得到的差分阻抗为92.97欧姆，再将线宽调为5MIL时，差分阻抗为98.99欧姆，基本符合设计要求。
1、当差分走线在中间信号层走线时，差分阻抗的控制比较困难，因为精度不够，就是说改变介质层厚度对差分阻抗的影响不大，只有改变走线的间距才对差分阻抗影响较大。但是当走线在顶层或底层时，差分阻抗就比较好控制，很容易达到设计要求，通过实际计算发现，重要的信号线最好走表层，容易进行阻抗控制，尤其是时钟信号差分对。
2、在PCB设计之前，首先必须通过阻抗计算，把PCB的叠层参数确定，如各层的铜厚，介质层的厚度等等，还有差分走线的宽度和间距都需要事先计算得出，这些就是PCB的前端仿真，保证重要的信号线的阻抗控制满足设计要求。
3、关于介电常数Er的问题：
以我们使用最多的FR-4介质的材料板为例：实际多层板是芯板和压合树脂层堆叠而成，其芯板本身也是由半固化片组合而成。常用的三种半固化片技术指标如下表1 所示。
半固化片组合的介电常数不是简单的算术平均，甚至在构成微带线和带状线时的Er&#20540;也有所不同。另一方面，FR-4的Er也随信号频率的变化有一定改变，不过在1GHz 以下一般认为FR-4 材料的Er &#20540;约4.2。通常计算时采用4.2。
4、在实际的阻抗控制中，一般采用介质为FR-4，其Er约4.2，线条厚度t对阻抗影响较小，实际主要可以调整的是H和W，W(设计线宽)一般情况下是由设计人员决定的，但在设计时应充分考虑线宽对阻抗的配合性和实际加工精度。当然，采用较小的W
&#20540;后线条厚度t 的影响就不容忽视了。H(介质层厚度)对阻抗控制的影响最大，实际H 有两类情况：一种是芯板，材料供应商所提供的板材中H的厚度也是由以上三种半固化片组合而成，但其在组合的过程中必然会考虑三种材料的特性，而绝非无条件的任意组合，因此板材的厚度就有了一定的规定，形成了一个相应的清单，同时H 也有了一定的限制。如0.17mm 1/1的芯板为 2116 ×1，0.4mm 1/1的芯板为;7628×1等。另一种是多层板中压合部分的厚度：其方法基本上与前相同但需注意铜层的损失。如内电层间用半固化片进行填充，因在制作内层的过程中铜箔被蚀刻掉的部分很少，则半固化片中树脂对该区的填充亦很少，则半固化片的厚度损失可忽略。反之，如信号层之间用半固化片进行填充，由于铜箔被蚀刻掉的部分较多，则半固化片的厚度损失会很大且难以估计。因此，有人建议在内层的信号层要求铺铜以减少厚度损失。（上述资料来源于：P
C B 高速数字设计中的阻抗控制（西南电子电信技术研究所 陈飞））
5、特征阻抗与传输线的宽度是成反比的,宽度越宽，阻抗越低,反之则阻抗更高。
6、在有些板的设计要求中对板层厚度有限制时，此时要达到比较好的阻抗控制，采用好的叠层设计非常关键。从实际的计算中可以得出以下结论：
a. 每个信号层都要有参考平面相邻, 能保证其阻抗和信号质量;&
b. 每个电源层都要有完整的地平面相邻, 使得电源的性能得以较好的保证;
7、关于差分走线的线宽和间距对阻抗控制的讨论：
通过软件计算发现，改变差分对的间距对阻抗控制的影响较大，但是这里涉及到另一个问题，就是差分对的耦合问题。
差分对耦合的主要目的是增强对外界的抗干扰能力和抑止EMI。耦合分为紧耦合方式( 即差分对线间距小于或等于线宽) 和松耦合方式。&
如果能保证周围所有的走线离差分对较远（比如远远大于3 倍的线宽），那么差分走线可以不用保证紧密的耦合，最关键的是保证走线长度相等即可。（可以参见Johnson 的信号完整性网站上的关于差分走线的阐述，他就要求他的layout 工程师将差分线离得较远，这样可以方面绕线）。只是目前大多数多层高速的PCB 板走线空间很紧密，根本无法将差分走线和其它走线隔离开来，所以这时候保持紧密的耦合以增加抗干扰能力是应该的。
紧耦合不是差分走线的必要条件，但是在空间不够时走线采用紧耦合方式能够增强差分走线的抗干扰能力。因此，对于差分对的阻抗控制问题，怎么调节各个参数需要综合考虑上述因素，择优选择。一般情况下不轻易调整差分对的间距和线宽。
延伸：差分对走线的PCB要求
（1）确定走线模式、参数及阻抗计算。差分对走线分外层微带线差分模式和内层带状线差分模式两种，通过合理设置参数，阻抗可利用相关阻抗计算软件(如POLAR-SI9000)计算也可利用阻抗计算公式计算。
（2）走平行等距线。确定走线线宽及间距，在走线时要严&#26684;按照计算出的线宽和间距，两线间距要一直保持不变，也就是要保持平行。平行的方式有两种： 一种为两条线走在同一线层(side-by-side)，另一种为两条线走在上下相两层(over-under)。一般尽量避免使用后者即层间差分信号，因为在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，不能保证差分线的间距等于层间介质厚度，会造成层间差分对的差分阻抗变化。困此建议尽量使用同层内的差分。
（3）.紧耦合原则。
在计算线宽和间距时最好遵守紧耦合的原则，也就是差分对线间距小于或等于线宽。当两条差分信号线距离很近时，电流传输方向相反，其磁场相互抵消，电场相互耦合，电磁辐射也要小得多。
（4）.走短线、直线。
为确保信号的质量，差分对走线应该尽可能地短而直，减少布线中的过孔数，避免差分对布线太长，出现太多的拐弯，拐弯处尽量用45°或弧线，避免90°拐弯。
（5）.不同差分线对间处理。
差分对对走线方式的选择没有限制，微带线和带状线均可，但是必须注意要有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应大于3～5倍差分线间距。必要时在不同差分线对之间加地孔隔离以防止相互问的串扰。
（6）.远离其它信号。&
&&&& 对差分对信号和其它信号比如TTL信号，最好使用不同的走线层，如果因为设计限制必须使用同一层走线，差分对和TTL的距离应该足够远，至少应该大于3~5倍差分线间距。
（7）.差分信号不可以跨平面分割。
尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但是跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续(如图箭头处所示，其中GND1、GND2为LVDS相邻的地平面)。
8、PADS LAYOUT中层定义选项卡各个参数的解释说明：
coating表示涂覆层，如果没有涂覆层，就在thickness 中填0,dielectric（介电常数）填1（空气）。
substrate表示基板层，即电介质层，一般采用FR-4，厚度是通过阻抗计算软件计算得到，介电常数为4.2（频率小于1GHz时）。
点击Weight(oz)项，可以设定铺铜的铜厚，铜厚决定了走线的厚度。
9、绝缘层的Prepreg/Core的概念：
PP（prepreg）是种介质材料，由玻璃纤维和环氧树脂组成，core其实也是PP类型介质，只不过他的两面都覆有铜箔，而PP没有，制作多层板时，通常将CORE和PP配合使用，CORE与CORE之间用PP粘合。
10、PCB叠层设计中的注意事项：
(1)、翘曲问题
PCB的叠层设计要保持对称，即各层的介质层厚、铺铜厚度上下对称，拿六层板来说，就是TOP-GND与BOTTOM-POWER的介质厚度和铜厚一致，GND-L2与L3-POWER的介质厚度和铜厚一致。这样在层压的时候不会出现翘曲。
（2）、信号层应该和邻近的参考平面紧密耦合（即信号层和邻近敷铜层之间的介质厚度要很小）；电源敷铜和地敷铜应该紧密耦合。
（3）、在很高速的情况下，可以加入多余的地层来隔离信号层，但建议不要多家电源层来隔离，这样可能造成不必要的噪声干扰。
（4）、典型的叠层设计层分布如下表所示：
（5）、层的排布一般原则：&
元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；&
所有信号层尽可能与地平面相邻；&
尽量避免两信号层直接相邻；&
主电源尽可能与其对应地相邻；&
兼顾层压结构对称。&
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在50MHZ 以上的&
（50MHZ 以下的情况可参照，适当放宽），建议排布原则：&
元件面、焊接面为完整的地平面（屏蔽）；&
无相邻平行布线层；&
所有信号层尽可能与地平面相邻；&
关键信号与地层相邻，不跨分割区。
&&相关文章推荐
* 以上用户言论只代表其个人观点，不代表CSDN网站的观点或立场
访问：23749次
排名：千里之外
原创：17篇
(1)(1)(2)(1)(2)(2)(2)(5)(3)(5)
(window.slotbydup = window.slotbydup || []).push({
id: '4740881',
container: s,
size: '200,200',
display: 'inlay-fix'阻抗匹配器件
impedance matching device
&2,447,543篇论文数据，部分数据来源于
主要步骤包括：器件的射频等效模型分析、混频电路设计与优化、混频电路的阻抗匹配。
The main process includes following: analysis of device model, design mixing circuit, impedance matching.
在此基础上详细分析了器件的噪声模型，给出了在功耗和阻抗匹配条件下噪声性能优化的方法。
Basing on this we analyze the noise models of these devices, giving the method to optimize the noise performance under power consumption and impedance matching conditions.
时钟匹配 —— 从源端到器件的时钟线必须完全匹配，因为每当有阻抗失配的情况下，就会有部分信号反射。
Clock Termination – Traces carrying clock signals from a source to a device must have matching terminations because whenever there is an impedance mismatch, a part of the signal gets reflected.
$firstVoiceSent
- 来自原声例句
请问您想要如何调整此模块？
感谢您的反馈，我们会尽快进行适当修改！
请问您想要如何调整此模块？
感谢您的反馈，我们会尽快进行适当修改！在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒，当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉冲信号失真的现象； 在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于很小的差异导致高速系统设计的失败； 在电子产品向高密和高速电路设计方向发展的今天，解决一系列信号完整性的问题，成为当前每一个电子设计者所必须面对的问题。业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能将设计风险降到最低，从而也大大促进了EDA设计工具的发展…… 信号完整性（Signal Integrity，简称SI）问题是指高速数字电路中，脉冲形状畸变而引发的信号失真问题，通常由传输线阻抗不匹配产生的问题。而影响阻抗匹配的因素包括信号源的架构、输出阻抗(output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴(topology)架构等。解决的方式可以采用端接(termination)与调整走线拓朴的策略。
信号完整性问题通常不是由某个单一 因素导致的，而是板级设计中多种因素共同作用的结果。信号完整性问题主要表现形式包括信号反射、信号振铃、地弹、串扰等；
1，Altium Designer信号完整性分析（机理、模型、功能）在Altium Designer设计环境下，您既可以在原理图又可以在PCB编辑器内实现信号完整性分析，并且能以波形的方式在图形界面下给出反射和串扰的分析结果。 Altium Designer的信号完整性分析采用IC器件的IBIS模型，通过对版图内信号线路的阻抗计算，得到信号响应和失真等仿真数据来检查设计信号的可靠性。Altium Designer的信号完整性分析工具可以支持包括差分对信号在内的高速电路信号完整性分析功能。 Altium Designer仿真参数通过一个简单直观的对话框进行配置，通过使用集成的波形观察仪，实现图形显示仿真结果，而且波形观察仪可以同时显示多个仿真数据图像。并且可以直接在标绘的波形上进行测量，输出结果数据还可供进一步分析之用。
Altium Designer提供的集成器件库包含了大量的的器件IBIS模型，用户可以对器件添加器件的IBIS模型，也可以从外部导入与器件相关联的IBIS模型，选择从器件厂商那里得到的IBIS 模型。 Altium Designer的SI功能包含了布线前（即原理图设计阶段）及布线后（PCB版图设计阶段）两部分SI分析功能；采用成熟的传输线计算方法，以及I/O缓冲宏模型进行仿真。基于快速反射和串扰模型，信号完整性分析器使用完全可靠的算法，从而能够产生出准确的仿真结果。布线前的阻抗特征计算和信号反射的信号完整性分析，用户可以在原理图环境下运行SI仿真功能，对电路潜在的信号完整性问题进行分析，如阻抗不匹配等因素。 更全面的信号完整性分析是在布线后PCB版图上完成的，它不仅能对传输线阻抗、信号反射和信号间串扰等多种设计中存在的信号完整性问题以图形的方式进行分析，而且还能利用规则检查发现信号完整性问题，同时，Altium Designer还提供一些有效的终端选项，来帮助您选择最好的解决方案。2，分析设置需求
在PCB编辑环境下进行信号完整性分析。为了得到精确的结果，在运行信号完整性分析之前需要完成以下步骤：1、电路中需要至少一块集成电路，因为集成电路的管脚可以作为激励源输出到被分析的网络上。像电阻、电容、电感等被动元件，如果没有源的驱动，是无法给出仿真结果的。2、针对每个元件的信号完整性模型必须正确。3、在规则中必须设定电源网络和地网络，具体操作见本文。4、设定激励源。5、用于PCB的层堆栈必须设置正确，电源平面必须连续，分割电源平面将无法得到正确分析结果，另外，要正确设置所有层的厚度。3，操作流程
a .布线前（即原理图设计阶段）SI分析概述 用户如需对项目原理图设计进行SI仿真分析， Altium Designer要求必须建立一个工程项目名称。在原理图SI分析中，系统将采用在SI Setup Option对话框设置的传输线平均线长和特征阻抗值；仿真器也将直接采用规则设置中信号完整性规则约束，如激励源和供电网络等，同时，允许用户直接在原理图编辑环境下放置PCB Layout图标，直接对原理图内网络定义规则约束。 当建立了必要的仿真模型后，在原理图编辑环境的菜单中选择Tools -& Signal Integrity命令，运行仿真。 b .布线后（即PCB版图设计阶段）SI分析概述 用户如需对项目PCB版图设计进行SI仿真分析， Altium Designer要求必须在项目工程中建立相关的原理图设计。此时，当用户在任何一个原理图文档下运行SI分析功能将与PCB版图设计下允许SI分析功能得到相同的结果。 当建立了必要的仿真模型后，在PCB编辑环境的菜单中选择Tools -& Signal Integrity命令，运行仿真。
4，操作实例： 1） 在Altium Designer的Protel设计环境下，选择File\Open Project,选择安装目录下 \Examples\Reference Design\4 Port Serial Interface\4 Port Serial Interface.Prjpcb，进入PCB编辑环境，如下图1.
图1 在PCB 文件中进行SI分析 选择Design/Layer Stack Manager…，配置好相应的层后，选择Impedance Calculation…，配置板材的相应参数如下图2所示，本例中为缺省值。
图2 配置板材的相应参数
选择Design/Rules选项，在Signal Integrity一栏设置相应的参数，如下图3所示。首先设置Signal Stimulus（信号激励），右键点击Signal Stimulus，选择New rule，在新出现的Signal Stimulus界面下设置相应的参数，本例为缺省值。 图3 设置信号激励*
接下来设置电源和地网络，右键点击Supply Net，选择New Rule，在新出现的Supplynets界面下，将GND网络的Voltage设置为0如图4 所示，按相同方法再添加Rule，将VCC 网络的 Voltage设置为5。其余的参数按实际需要进行设置。最后点击OK推出。 图4设置电源和地网络*
选择Tools\Signal Integrity…，在弹出的窗口中(图5)选择Model Assignments…，就会进入模型配置的界面（图6）。 图 5
在图6 所示的模型配置界面下，能够看到每个器件所对应的信号完整性模型，并且每个器件都有相应的状态与之对应，关于这些状态的解释见图7： 图 7修改器件模型的步骤如下：*双击需要修改模型的器件（U1）的Status部分，弹出相应的窗口如图8在Type选项中选择器件的类型在Technology选项中选择相应的驱动类型也可以从外部导入与器件相关联的IBIS模型，点击 Import IBIS，选择从器件厂商那里得到的IBIS 模型即可模型设置完成后选择OK，退出 图 8
2）在图6所示的窗口，选择左下角的Update Models in Schematic，将修改后的模型更新到原理图中。 3）在图6所示的窗口，选择右下角的Analyze Design…，在弹出的窗口中（图10）保留缺省值，然后点击Analyze Design选项，系统开始进行分析。 4）图11为分析后的网络状态窗口，通过此窗口中左侧部分可以看到网络是否通过了相应的规则，如过冲幅度等，通过右侧的设置，可以以图形的方式显示过冲和串扰结果。选择左侧其中一个网络TXB，右键点击，在下拉菜单中选择Details…，在弹出的如图12所示的窗口中可以看到针对此网络分析的详细信息。 图10
5）下面以图形的方式进行反射分析，双击需要分析的网络TXB，将其导入到窗口的右侧如图13所示。 图13 *选择窗13口右下角的Reflections…，反射分析的波形结果将会显示出来如图14 图14右键点击TXB_U1.13_NoTerm,如图15在弹出的列表中选择Cursor A和Cursor B，然后可以利用它们来测量确切的参数。测量结果在Sim Data窗口如图16所示。 图15
图16 6）返回到图11所示的界面下，窗口右侧给出了几种端接的策略来减小反射所带来的影响，选择Serial Res如图18所示，将最小值和最大值分别设置为25和125，选中Perform Sweep选项，在Sweep steps选项中填入10，然后，选择Reflections…，将会得到如图19所示的分析波形。选择一个满足需求的波形，能够看到此波形所对应的阻值如图17，最后根据此阻值选择一个比较合适的电阻串接在PCB中相应的网络上即可。*
图19 7）接下来进行串扰分析，重新返回到如图11所示的界面下，双击网络RTSB将其导入到右面的窗口，然后右键单击TXB，在弹出菜单中选择Set Aggressor设置干扰源，如图20所示，结果如图21。
图21然后，选择图20 右下角的Crosstalk…，就会得到串扰得分析波形，如图22所示。 图22串扰波形