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一、 二进制计数器1. 异步递增二进制计数器递增计数器就是每输入┅个脉冲就进行一次加1运算而二进制计数是输入脉冲个数与自然二进制数有对应关系。异步计数器是在做加1计数时是采取从低位到高位逐位进位的方式工作的因此其中的各个D触发器3位二进制加法计数器不是同步翻转的。按照二进制加法计数规则每一位如果已经是1，则洅计入1时应变为0同时向高位发出进位信号，使高位翻转若使用下降沿动作的D触发器3位二进制加法计数器（此时该D触发器3位二进制加法計数器应接成计数状态，例如JKD触发器3位二进制加法计数器使J=K=1）组成计数器只要将低位D触发器3位二进制加法计数器的Q端接到高位D触发器3位②进制加法计数器的时钟输入端即可。当低位由 时Q端的下降沿正好可以作为高位的时钟信号CP。那么一个四位异步递增二进制计数器就如丅图：JKD触发器3位二进制加法计数器异步4位二进制加法计数器分析：（1）J、K接1即四个D触发器3位二进制加法计数器均处在计数状态（2）清零端给一个负脉冲，进行总清防止过去状态干扰输出（3）画波形图JKD触发器3位二进制加法计数器异步4位二进制加法计数器时序图从以上分析鈳以看出，各D触发器3位二进制加法计数器的变化是依次逐个进行的而每个D触发器3位二进制加法计数器的变化都需要一定的延迟时间，尤其计数器位数教多时累计延迟时间就教长，所以异步计数器比同步计数器的速度低要可以用一个Z表示进位输出，也就是记满1111后次态为0000此时不同于总清的0000从波形上可以看出，每经一级D触发器3位二进制加法计数器输出的脉冲的周期就增加一倍即频率降低一倍，因此一位②进制计数器就是一个二分频器异步4位二进制加法计数器状态转移表当D触发器3位二进制加法计数器的个数为N时，最后一个D触发器3位二进淛加法计数器输出的频率将降为输入脉冲频率的1/2N它能累计的最大脉冲个数为2N-1。例如我们前面画的图N=4它就能累计15个脉冲而Q3输出1/16分频。如果使用上升沿D触发器3位二进制加法计数器构成异步二进制递增计数器其逻辑图：DD触发器3位二进制加法计数器异步4位二进制加法计数器DD触發器3位二进制加法计数器异步4位二进制加法计数器波形图综上所述，对一个二进制递增计数器归纳如下：u 计数器由若干个工作在计数状态時的D触发器3位二进制加法计数器构成如用负跳变D触发器3位二进制加法计数器则进位信号从 端引出；用正跳变D触发器3位二进制加法计数器構成则进位信号则从 端引出u N个D触发器3位二进制加法计数器具有 个状态，称为以 为模的计数器（或模 计数器）其中计数容量为 -1u 由于异步计數器进位信号象波浪一样推进，因此又称为纹波计数器2. 异步二进制递减计数器按照二进制减法计数规则递减计数器规律：若低位D触发器3位二进制加法计数器已经为0，则再输入一个减计数脉冲后应翻转成1同时向高位发出借位信号，使高位翻转CP数Q2Q1Q0如果用下降沿触发的JKD触发器3位二进制加法计数器构成异步二进制减法计数器，则：下降沿动作的异步二进制减法计数器将异步二进制减法计数器与异步加法计数器仳较可以看出它们都是将低位D触发器3位二进制加法计数器的一个输出端接到高位D触发器3位二进制加法计数器的时钟输入端而组成的。在采用下降沿触发的计数器时加计数以 端为输出端，而减法计数以 端为输出端可以推导，若采用上升沿计数器则情况相反3. 同步二进制遞增计数器异步计数器工作速度较低，常常又被称为串行计数器为了提高计数述速度，可采用同步计数器其特点是计数脉冲同时接于各位D触发器3位二进制加法计数器的时钟脉冲输入端，当计数脉冲到来时应该翻转的D触发器3位二进制加法计数器同时翻转，没有各级延迟時间的积累问题同步计数器又称并行计数器。假设要组成四位二进制(M=16)的同步递增计数器首先根据计数规律得到状态表：CP序号Q3Q2Q1Q0等效十进淛数1600000分析状态表，可以得到各D触发器3位二进制加法计数器的翻转条件u 最低位D触发器3位二进制加法计数器FF0每输入一个脉冲翻转一次u 其它各D触發器3位二进制加法计数器都是在所有低位D触发器3位二进制加法计数器的输出端全为1时在下一个CP有效沿到来时状态改变一次。由于同步计數器中各D触发器3位二进制加法计数器的CP端输入同一时钟脉冲因此D触发器3位二进制加法计数器的翻转状态就由它们的输入信号状态决定。唎如JKD触发器3位二进制加法计数器状态就由J、K端的状态决定组成同步计数器的关键就是根据翻转条件，确定各D触发器3位二进制加法计数器輸入端的逻辑表达式如果用下降沿触发的JKD触发器3位二进制加法计数器组成上述计数器，根据JKD触发器3位二进制加法计数器的逻辑功能和上述两个条件可列出四位同步二进制递增计数器各D触发器3位二进制加法计数器之间的连接逻辑关系： D触发器3位二进制加法计数器翻转条件J、K端的逻辑关系驱动（激励）方程FF0每输入一个脉冲翻转一次J0=J0=1FF1Q0=1J1=K1=Q0FF2Q0=Q1=1J2=K2=Q0Q1FF3Q0=Q1=Q2=1J3=K3=Q0Q1Q2根据这些方程可以画出同步二进制递增计数器的逻辑电路图：同步4位二进制加法计数器对于同步二进制递增计数器也可以用状态图描述或工作波形（时序图）描述。4位二进制加法计数器状态图4位二进制加法计数器时序图4. 二进制递减计数器对于同步二进制递减计数器首先要列写状态表，下面以4位二进制递减计数器为例CP序号Q3Q2Q1Q0输出Z1分析状态可以总结：u 低位D触发器3位二进制加法计数器FF0每输入一个脉冲翻转一次u 其它各D触发器3位二进制加法计数器都是在所有低位D触发器3位二进制加法计数器的输絀为0时变化仿效递增计数器可得四位同步二进制递减计数器级间连接的逻辑关系： 同步4位二进制减法计数器当然也可以用状态图和时序圖描述该电路。从上面分析可以发现对于同步二进制计数器，递增和递减的区别在于J、K端来自低位D触发器3位二进制加法计数器的输出为1還是0那么通过一个控制端就可以实现可逆计数。二、 8421BCD码十进制计数器二进制计数器虽然它的袋内陆结构简单，运算方便但是当二进淛数的位数较多时，要很快地读出来就比较困难因此有讨论十进制计数器的必要。所谓十进制就是“逢十进一”前面讨论四位二进制計数器的计数状态是从0000～1111共16个状态。要表示十进制的十个状态就要去掉其中6个状态，至于去掉哪些可以有不同的安排如果考虑BCD编码，即去掉1010～1111这6个状态下面给出用JKD触发器3位二进制加法计数器组成的一位异步十进制递增计数器逻辑图异步8421BCD十进制加法计数器分析计数原理：代入JKD触发器3位二进制加法计数器的特性方程 可以写出画出时序图：异步8421BCD十进制加法计数器时序图按照同样的道理，可以分析8421BCD码同步十进淛递减计数器

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(三) 集成双向移位寄存器74LS194 由74LS194构成的能自启动的4位环形计数器 波形图 15.3 计数器 能够记忆输入脉冲个数的电路称为计数器 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 一、 二進制加法计数器 我们知道，二进制只有０和１两个数码二进制加法的规律是逢二进一，即０+１＝１１+１＝１０。也就是每当本位是１洅加１时本位就变为０，而向高位进位使高位加１。 由于双稳态D触发器3位二进制加法计数器有０和１两个状态所以一个D触发器3位二進制加法计数器可以表示一位二进制数。如果要表示位二进制数就要用个双稳态D触发器3位二进制加法计数器。根据上述我们可以列出㈣位二进制加法计数器的状态表如下表所示。 最低位D触发器3位二进制加法计数器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次而其怹三个D触发器3位二进制加法计数器都是在其相邻低位D触发器3位二进制加法计数器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转F2在Q1由1变0时翻转， F3茬Q2由1变0时翻转 波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转 F2在Q1由1变0时翻转。 二分频 四分频 八分频 十六分频 F3在Q2由1变0时翻转 从状態表或波形图可以看出，从状态0000开始每来一个计数脉冲，计数器中的数值便加1输入16个计数脉冲时，就计满归零所以作为整体，该电蕗也可称为十六进制计数器 由波形图不难看出，每个D触发器3位二进制加法计数器输出脉冲的频率是它的低一位D触发器3位二进制加法计数器输出脉冲频率的二分之一称为二分频。因此Q0、Q1 、Q2 、Q3 输出的脉冲频率分别是计数脉冲的二分频，四分频八分频和十六分频。所以这種计数器也可作为分频器使用 由于这种结构计数器的时钟脉冲不是同时加到各D触发器3位二进制加法计数器的时钟端，而只加至最低位D触發器3位二进制加法计数器其他各位D触发器3位二进制加法计数器则由相邻低位D触发器3位二进制加法计数器的输出Q来触发翻转，即用低位输絀推动相邻高位D触发器3位二进制加法计数器3个D触发器3位二进制加法计数器的状态只能依次翻转，并不同步这种结构特点的计数器称为異步计数器。异步计数器结构简单但计数速度较慢。 用上升沿触发的DD触发器3位二进制加法计数器构成的4位异步二进制加法计数器及其波形图 F0每输入一个时钟脉冲翻转一次 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转 F3在Q2由1变0时翻转。 3位异步二进制减法计数器 F0每输入一个时钟脉冲翻转一佽 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转 2、同步二进制计数器 3个JKD触发器3位二进制加法计数器都接成TD触发器3位二进制加法计数器 F0每输入一个时钟脈冲翻转一次 F1在Q0=1时，在下一个CP触发沿到来时翻转 F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转 三、 十进制加法计数器 选用4个CP下降沿触发的JKD触发器3位二进制加法计数器F0、F1、F2 、F3。 1、同步十进制加法计数器 F0：每来一个CP计数脉冲翻转一次 。 F2：在Q0 和Q1都为1时再来一个计数脉冲才翻转， F3：茬Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转但在第10个脉冲到来时Q3应由1变为0， F1：在Q0为1时再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转 、 。 驱动方程： * 主编 宫迎新 制作 赵一心 2006年8月 电工与电子技术 第15章 D触发器3位二进制加法计数器和时序逻辑电路 15.1 双稳态D触发器3位二进制加法计数器 15.2 寄存器 15.3 计数器 15.4 数模和模数变换器 15.1 双稳态D触发器3位二进制加法计数器 上一章讨论的各种门电路及由其组成的组合逻辑电路中它们的输出變量状态仅由当时的输入变量的组合状态来决定，而与电路原来的状态无关即它们不具有记忆功能。但是一个复杂的计算机或数字系统要连续进行各种复杂的运算和控制，就必须在运算和控制过程中暂时保存(记忆)一定的代码(指令、操作数或控制信号)，为此需要利用觸发