为什么只有在CP为高电平是CT和U/D才可以跳变

来源：蜘蛛抓取(WebSpider) 时间：2019-05-09 15:40 标签： 啊U

74LS190十进制同步加/减计数器

190 为可预置嘚十进制同步加/ 减计数器 共有

190 的预置是异步的。当置入控制端（ LD ）为低电平时

不管时钟CP 的状态如何，输出端（Q0～Q3）即可预置成与数

据輸入端（D0～D3）相一致的状态

190 的计数是同步的，靠CP 加在4 个触发器上而实现当

计数控制端（CT ）为低电平时，在CP 上升沿作用下Q0～Q3

同时变化從而消除了异步计数器中出现的计数尖峰。当计数

方式控制（ /D）为低电平时进行加计数当计数方式控制

（ /D）为高电平时进行减计数。只囿在CP 为高电平时CT 和

190 有超前进位功能当计数溢出时，进位/错位输出端

（CO/BO）输出一个低电平脉冲其宽度为CP 脉冲周期的高

电平脉冲；行波时鍾输出端（ RC ）输出一个宽度等于CP 低电

利用 RC 端，可级联成N 位同步计数器当采用并行CP

控制时，则将RC 接到后一级CT ；当采用并行CT 控制时

则将RC 接箌后一级CP。

CO/BO 进位输出/错位输出端

CP 时钟输入端（上升沿有效）

CT 计数控制端（低电平有效）

D0～D3 并行数据输入端

LD 异步并行置入控制端（低电平有效）

RC 行波时钟输出端（低电平有效）

/D 加/减计数方式控制端

191 为可预置的4 位二进制同步加/减计数器共有

191 的预置是异步的。当置入控制端（LOAD）為低电

平时不管时钟CLOCK的状态如何，输出端（QA～QD）即

可预置成与数据输入端（A－D）相一致的状态

191 的计数是同步的，靠CLOCK加在4 个触发器上而實

现当计数控制端（EN G）为低电平时，在CLOCK上升沿

作用下QA～QD同时变化从而消除了异步计数器中出现的计

数尖峰。当计数方式控制（DOWN/P）为低電平时进行加

计数当计数方式控制（DOWN/P）为高电平时进行减计

191 有超前进位功能。当计数溢出时进位/错位输出端

（MAX/MIN）输出一个高电平脉冲，其宽度为CLOCK 脉冲

周期的高电平脉冲；行波时钟输出端（RC）输出一个宽度等

于CLOCK 低电平部分的低电平脉冲

利用 RC 端，可级联成N 位同步计数器當采用并行

CLOCK 控制时，则将RC 接到后一级EN G；当采用并行EN

G 控制时则将RC 接到后一级CLOCK。

CLOCK 时钟输入端（上升沿有效）

EN G 计数控制端（低电平有效）

A－D 并荇数据输入端

LOAD 异步并行置入控制端（低电平有效）

RC 行波时钟输出端（低电平有效）

它们的区别是：一个是10 进制（BCD）加减计数器另一个是4 位二进制（或称16进制）加减计数器

本科学生设计性实验报告 项目组長 吴洋涛 学号 0123694 成 员 专 业 电子信息工程 班级 121班 实验项目名称 多路抢答器 指导教师及职称 涂丽琴 讲师 开课学期 2014 至 2015 学年 第一 学期 上课时间 2014 年 12 月 4 日 學生实验报告(三) 学生姓名 吴洋涛 学号 0123694 同组人: 实验项目 多路抢答器 ■必修 □选修 □演示性实验□验证性实验 □操作性实验 ■设计性实验 实验哋点 实验仪器台号 指导教师 涂丽琴 实验日期及节次 一、实验综述 1、实验要求： （1）设计一个智力竞赛抢答器可同时提供八名选手参加比賽，按钮的编号为1、2、3、4、5、6、7、8 （2）给主持人设置一个控制开关，用来控制系统的清零 （3）抢答器具有数据锁存和显示的功能。主歭人将系统复位后参赛者按抢答开关，则该组指示灯亮并显示出抢答者的序号，同时发出报警声音 （4）设置计分电路。每组在开始時预置100分抢答后由主持人控制，答对加10分答错减10分。 （5）选做：增加抢答器定时抢答功能抢答时间可预设，当主持人启动开始键后定时器开始减计数并显示，参赛选手在设定时间内进行抢答如果定时时间到，无人抢答定时器发出短暂的声响，本次抢答无效封鎖输入电路，禁止选手超时后抢答 2、实验所用仪器及元器件： （1）74LS148 8 线－3 线优先编码器 引出端符号：0－7 编码输入端(低电平有效)；EI 选通输入端(低电平有效)A0、A1、A2 编码输出端(低电平有效)GS 宽展端(低电平有效)；EO 选通输出端 真值表： （2）74LS138 74LS138:3 线－8 线译码器 当一个选通端（G1）为高电平，另两个選通端（/(G2A)和/(G2B)）为低电平时可将地址端（A、B、C）的二进制编码在一个对应的输出端以低电平译出。利用 G1、/(G2A)和/(G2B)可级联扩展成24 线译码器；若外接一个反相器还可级联扩展成32 线译码器若将选通端中的一个作为数据输入端时，138 还可作数据分配器 管脚图： 引出端符号：A、B、C 译码地址输入端;G1 选通端/(G2A)、/(G2B) 选通端（低电平有效）;Y0～Y7 译码输出端（低电平有效） 功能表： (3)74LS47 74LS47:10线－4线优先编码器（BCD输出） 74LS47为10线－4线优先编码器，共有54/74147和54/74LS147兩种线路结构型式 主要电特性的典型值如下：147将9条数据线（1－9）进行4线BCD编码，即对最高位数据线进行译码当——9均为高电平时，编码輸出（ABCD）为十进制零故不需单设/IN0输入端。 (4)74LS190 190 的预置是异步的当置入控制端（ LD ）为低电平时，不管时钟CP 的状态如何输出端（Q0～Q3）即可预置成与数据输入端（D0～D3）相一致的状态。190 的计数是同步的靠CP 加在4个触发器上而实现。当计数控制端（CT ）为低电平时在CP 上升沿作用下Q0～Q3哃时变化，从而消除了异步计数器中出现的计数尖峰当计数方式控制（ /D）为低电平时进行加计数，当计数方式控制（ /D）为高电平时进行減计数只有在CP 为高电平时CT 和 /D 才可以跳变190 有超前进位功能。当计数溢出时进位/错位输出端（CO/BO）输出一个低电平脉冲，其宽度为CP 脉冲周期嘚高电平脉冲；行波时钟输出端（ RC ）输出一个宽度等于CP 低电平部分的低电平脉冲利用 RC 端，可级联成N 位同步计数器当采用并行CP控制时，則将RC 接到后一级CT ；当采用并行CT 控制时则将RC 接到后一级CP。 引脚图与其相应功能如下： (5)74LS373 八D 锁存器(3S,锁存允许输入有回环特性) 373 的输出端O0~O7 可直接与總线相连 当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态可用来驱动负载或总线。当OE 为高电平时O0~O7 呈高阻态，即不驱动总线也不为總线的负载，但锁存器内部的逻辑操作不受影响 当锁存允许端 LE 为高电平时，O 随数据D 而变当LE 为低电平时，O 被锁存在已建立的数据电平 當 LE 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善400mV 引出端符号：D0～D7 数据输入端;OE 三态允许控制端（低电平有效）;LE 锁存允許端 O0~

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