（职务、职称、学位、单位名称及地址）

申请专业学位级别硕士专业名称微电子学与固体电子学

学位授予单位和日期 答辩委员会主席

注１：注明《国际十进分类法ｕＤｃ》的类号。

随着ＦＰＧＡ（Ｆｉｅｌｄ

Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）器件的应用越来越广泛且重要，

ＦＰＧＡ的测试技术也得到了广泛重视和研究。基于ＦＰＧＡ可编程的特性，应用独 立的测试（工厂测试）需要设计数个测试编程和测试向量来完成ＦＰＧＡ的测试，

确保芯片在任何用户可能的编程下都可靠工作。 本论文正是针对上述问题，以ＸｉｌｉｎｘＸＣ４０００Ｅ系列ＦＰＧＡ为主要的研究对象，

在详细研究ＦＰＧＡ内部结构的基础上，基于“分治法”的基本思路对ＦＰＧＡ的测 试理论和方法做了探索性研究。 研究完成了对可编程逻辑模块（Ｃｏｎｆｉｇｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）及其子模块的测试。

主要基于“分治法”对ＣＬＢ及其子模块进位逻辑（ｃＬＭ）、查找表（ＬｕＴ）的ＲＡＭ

工作模式等进行了测试划分，分别实现了以“一维阵列”为基础的测试配置和测 试向量，以较少了测试编程次数完成了所有ＣＬＢ资源的测试。

研究完成了对互连资源（Ｃｏｎｆｉｇｒａｂｌｅ
Ｉｎｔｅｒｃｏｎｎｅｃｔ

Ｒｅｓｏｕｒｃｅ）的测试。基于普

通数据总线的测试方法，针对互连资源主要由线段和ＮＭＯＳ开关管组成的特点及

其自身的故障模型，通过手工连线实现测试配置，仅通过４次编程就实现了对其

完全测试。 在测试理论研究的基础上，我们开发了能对ＦＰＧＡ器件进行实际测试的测试

平台。基于硬件仿真器的测试平台通过高速光纤连接工作站上的ＥＤＡ仿真软件， 把软件语言描述的测试波形通过硬件仿真器转化为真实测试激励，测试响应再读 回到仿真软件进行观察，能够灵活、快速的完成ＦＰＧＡ器件的配置和测试。该平

台在国内首次实现了软硬件协同在线测试ＦＰＧＡ。在该平台支持下。我们成功完

成了对各军、民用型号ＦＰＧＡ的测试任务。 本研究成果为国内自主研发ＦＰＧＡ器件提供了有力保障，具有重大科研与实 践价值，成功解决了国外公司在ＦＰＧＡ测试技术上的垄断问题，帮助国产ＦＰＧＡ

关键词。可编程逻辑器件，ＦＰＧＡ测试，故障模型，测试编程，测试平台

Ａ Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）ｉｓ ｗｈｉｃｈ ｉｓ

ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ

ｈａｒｄｗａｒｅ ｐｌａｔｆｏｒｍ ｆｏｒ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａｎｙ ｄｉｇｉｔａｌ ｄｅｓｉｇｎ．Ｒｅｃｅｎｔｌｙ ＦＰＧＡ

ｔｅｓｔｉｎｇ ｔｅｃｈｎｏｌｏｇｙ ａｃｈｉｅｖｅｄ ｖｅｒｙ

ｈｉ曲ｄｅｖｅｌｏｐｉｎｇ

ｓｐｅｅｄ ｉｎ ｔｈｅ ｉｎｄｕｓｔｒｙ．Ｄｕｅ ｔｏ ｔｈｅ ｂｅ ｍａｐｐｅｄ ｉｎｔｏ ｔｈｅ ｓａｍｅ ｄｅｖｉｃｅ．

ｒｅｅｏｎｆｉｇｎｒａｂｉｌｉｔｙ

ｏｆ ＦＰＧＡｓ，ｄｉｆｆｉｒｅｎｔ ｄｅｓｉｇｎｓ

Ｍａｎｕｆａｃｔｕｒｅ ｔｅｓｔｉｎｇ ｏｆ ＦＰＧＡｓ ｒｅｑｕｉｒｅｓ

ｍｕｂｅｒ ｏｆ ｔｅｓｔ ｃｏｎｆｉｇｕｒａｔｉｏｎｓ

ｉｎ ｏｒｄｅｒ ｔｏ ｇｕａｒａｎｔｅｅ ｔｈｅ ｆｕｎｃｔｉｏｎａｌｉｔｙ ｏｆｔｈｅ ｃｈｉｐ ｆｏｒ ａｌｌ ｐｏｓｓｉｂｌｅ ｃｏｎｆｉｇｕｒａｔｉｏｎｓ． Ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ａｂｏｖｅ ｐｒｏｂｌｅｍｓ，ｔｈｉｓ ｄｉｓｓｅｒｔａｔｉｏｎ ｒｅｓｅａｒｃｈｅｄ ｔｈｅ ｔｅｃｈｎｏｌｏｇｙ ｏｆ ｔｅｓｔｉｎｇ ＦＰＧＡｓ．Ｂａｓｅｄ ｄｉｓｓｅｒｔａｔｉｏｎ

ｄｅｔａｉｌｅｄ ａｎａｌｙｓｉｓ ｏｆ ｔｈｅ ａｒｃｈｉｔｅｃｈｔｕｒｅ ｏｆ ＦＰＧＡｓ，ｔｈｉｓ

ｔｅｃｈｎｏｌｏｇｙ ｔｏ ｔｅｓｔ ＦＰＧＡｓ ａｎｄ

ｔｅｓｔｉｎｇ ｐｌａｔｆｏｒｍ ｆｏｒ ｔｈｅ ｔｅｓｔｉｎｇ

ｏｆａｃｔｕａｌ ＦＰＧＡ ｄｅｖｉｃｅｓ． Ｒｅｓｅａｒｃｈｅｄ ｔｈｅ ｍｅｔｈｏｄｓ ｔｏ ｔｅｓｔ Ｃｏｎｆｉｇｒａｂｌｅ Ｌｏｇｉｃ Ｂａｓｅｄ

Ｂｌｏｃｋ（ＣＬＢ）ａｎｄ ｉｔｓ

ｓｕｂ－ｂｌｏｃｋｓ．

ａ‘＇Ｄｉｖｉｄｅ ａｎｄ

Ｃｏｎｑｕｅｒ＇’ｍｅｔｈｏｄｏｌｏｇｙ，ｔｈｅ

ＣＬＢ ｌ＇ｅｓｏｕｒｃｅｓ ａｒｅ ｄｉｖｉｄｅｄ ｉｎｔｏ Ｕｐ

ｔｈｉｎｅ ｂａｓｉｃ ｂｌｏｃｋｓ：Ｌｏｇｉｃ Ｕｎｉｔｓ、Ｃａｒｒｙ Ｌｏｇｉｃ

Ｍｏｄｕｌｅ（ＣＬＭ）ａｎｄ ＩⅣＴ’ｓ（Ｌｏｏｋ

Ｔａｂｌｅｓ）ＲＡＭ－ｍｏｄｅ．Ｔｈｅ

ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ ａｒｒａｙ ｗｉｍ

ｃｏｎｆｉｇｕｒａｔｉｏｎｓ

ｉｍｐｌｅｍｅｎｔｅｄ

ｆｏｒ ｌｏｇｉｃ ｂｌｏｃｋｓ ａｎｄ ｆｉｎｉｓｈｅｄ ｔｈｅｓｅ ｒｅｓｏｕｒｃｅｓ’ｔｅｓｔｉｎｇ

ｆｅｗ ｎｕｍｂｅｒ ｏｆｃｏｎｆｉｇｕｒａｔｉｏｎｓ．

Ｒｅｓｅａｒｃｈｅｄ ｔｈｅ ｍｅｔｈｏｄＳ ｔｏ ｔｅｓｔ Ｉｎｔｅｒｃｏｎｅｃｔ ｌｉｎｅｓ ａｎｄ

Ｒｅｓｏｕｒｃｅ（ＩＲ）ｗｉｔｃｈ ｉｎｃｌｕｄｅ ｉｎｔｅｒｃｏｎｎｅｃｔ

ＮＭＯＳ ｓｗｉｔｃｈｓ．Ｂａｓｅｄ

ｓｐｅｃｉｆｉｃ ｆａｕｌｔ ｍｏｄｅｌｓ．ｔｈｅ ｔｅｓｔｉｎｇ ｃｏｎｆｉｇｕｒａｔｉｏｎｓ ａｒｅ

ｉｍｐｌｅｍｅｍｅｄ ｂｙ ｈａｎｄｃｒａｆｔ ｆｏｌｌｏｗｉｎｇ ｔｈｅ ｐｏｐｕｌａｒ ｔｅｓｔｉｎｇ ｍｅｔｈｏｄ ｏｆ ｄａｔａ－ｂｕｓ．Ｏｎｌｙ ｆｏｕｒ

ｃｏｎｆｉｇｕｒａｔｉｏｎｓ ａ糟ｕｓｅｄ ｔｏ

ｆｉｎｉｓｈｅｄ ｔｈｅ

ｃｏｍｐｌｅｔｅｌｙ ｔｅｓｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｒｅｓｏｕｒｃｅｓ．

ｒｅｓｅａｒｃｈ ｏｆ ＦＰＧＡ ｔｅｓｔｉｎｇ

ｍｅｔｈｏｄｏｌｏｇｙ，ｗｅ

ａｌｓｏ ｄｅｖｅｌｏｐｅｄ

ｐｌａｔｆｏｒｍ ｆｏｒ ｏｎｌｉｎｅ ｈａｒｄｗａｒｅ ｓｏｆｔｗａｒｅ ＣＯ―ｔｅｓｔｉｎｇ ｏｆ ＦＰＧＡ ｄｅｖｉｃｅｓ．Ｔｈｅ ｐｌａｔｆｏｒｍ ｉｓ

ｂａｓｅｄ ａｔ ｔｏｏｌｓ ｂｙ

ｈａｒｄｗａｒｅ ｍｏｄｅｌｉｎｇ ｓｙｓｔｅｍ ｗｈｉｃｈ ｃｏｎｎｅｃｔｅｄ ｔｏ ｃｏｍｍｏｎ ＥＤＡ ｓｉｍｕｌａｔｉｏｎ ｓｐｅｅｄ ｆｉｂｅｒ．Ｔｅｓｔ ｖｅｃｔｏｒｓ ａｒｅ ｇｅｎｅｒａｔｅｄ ｂｙ ｓｏｆｔｗａｒｅ

ａｐｐｌｉｅｄ ｔｏ ｔｈｅ

ｄｅｖｉｃｅｓ ｕｎｄｅｒ

ｐｌａｔｆｏｒｍ ａｃｈｉｅｖｅｄ ｖｅｒｙ ｈｉｇｈ ｔｅｓｔｉｎｇ ｓｐｅｅｄ

ａｎｄ ｆｌｅｘｉｂｉｌｉｔｙ．

Ｔｈｅ ｒｅｓｕｌｔ ｏｆ ｔｈｉｓ ｒｅｓｅａｒｃｈ ｐｒｏｖｉｄｅｓ ｇｒｅａｔ ｇｒａｒａｎｔｅｅ ｔｏ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＦＰＧＡ ｄｅｖｉｃｅｓ， ａｎｄ

ｂｉｇ ｃｏｎｔｒｉｂｕｔｉｏｎ ｔｏ ｔｈｅ ＦＰＧＡ ｔｅｓｉｎｇ

ｒｅｓｅａｒｃｈ．Ｔｈｉｓ

ｏｆｆｏｒｅｉｇｎ ｃｏｍｐａｎｉｅｓ’ｍｏｎｏｐｏｌｉｚａｔｉｏｎ ｏｎ

ｔｈｅ ｔｅｃｈｎｏｌｙ ｏｆｔｅｓｔｉｎｇ ＦＰＧＡｓ．

本人声明所呈交的学位论文是本人在导师指导下进行的研究工 作及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地 方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含 为获得电子科技大学或其它教育机构的学位或证书而使用过的材料。 与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明 确的说明并表示谢意。

关于论文使用授权的说明

本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁 盘，允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文 的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或 扫描等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定）
日期：硒哆Ｚ年２月矿∥日

大规模可编程逻辑器件是数字系统设计的基础之一。常见的可编程逻辑器件

有ＦＰＧＡ，ＣＰＬＤ，ＥＰＬＤ，ＧＡＬ，ＰＬＡ，ＰＡＬ和ＰＲＯＭ等。集成度是集成电路的一项很重

要指标，如果按集成度来分类，可分为低密度可编程逻辑器件和高密度可编程逻

辑器件。低密度可编程器件包括ＰＲＯＭ，ＰＬＡ，ＰＡＬ和ＧＡＬ四种，高密度可编程逻

辑器件包括ＥＰＬＤ，ＣＰＬＤ和ＦＰＧＡ三种。由于ＦＰＧＡ的现场可编程特性受到了广大

用户的欢迎，使其得到十分迅速的发展。最新的ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ

Ａｒｒａｙ）器件内含上百万门等效逻辑门，高速Ｉ／Ｏ，嵌入微处理器和ＲＡＭ、商速时 钟处理等模块，使用方便、灵活，可以使系统工程师以最快时间来实现系统原型

设计、调试、快速查错和升级等任务。

现场可编程门阵列（ＦＰＧＡ）概述

现场可编程门阵列ＦＰＧＡ和复杂可编程逻辑器件ＣＰＬＤ（以下统称ＦＰＧＡ）是 八十年代中期出现的新型可编程逻辑器件。通过编程可以立刻把一个通用的ＦＰＯＡ 芯片配置成用户需要的硬件数字电路。因而大大加快电子产品的研发周期，降低

研发成本，缩短产品上市时间。全球ＦＰＧＡ市场２０００年已达约４０亿美元，２０００

年中国ＦＰＧＡ／ＣＰＬＤ市场规模大约为７０００万美元。同时，近年来集成电路正向系

统级芯片（ＳＯＣ）的方向发展，在ＳＯＣ芯片上可以将微处理器、数字信号处理器、

存储器、逻辑电路、模拟电路乃至微光机电器件集成在一个芯片上。而如果将可

编程逻辑电路ＩＰ核集成到ＳＯＣ芯片上则会大大提高ＳＯＣ芯片的灵活性与有效性， 并且缩短了ＳＯＣ芯片的设计周期。由于ＦＰＧＡ器件具有高密度、低功耗、高可靠 性以及开发周期短、开发软件投入少、芯片价格低等优点，也可以应用在航天、 通信、计算机硬件系统、程序控制、数字系统的测试诊断等方面。 自１９８４年Ｘｉｌｉｎｘ公司发明ＦＰＧＡ至今，ＦＰＯＡ已经历了十几年的发展历史。

在这十几年的发展过程中，以ＦＰＯＡ为代表的数字系统现场集成技术取得了惊人

的发展：现场可编程逻辑器件从最初的１２００个可利用门，发展到９０年代的２５万 个可利用门，乃至现在，国际上现场可编程逻辑器件的著名厂商又陆续推出了数 百万门的单片ＦＰＧＡ芯片，将现场可编程器件的集成度提高到一个新的水平。

电子科技大学硕士学位论文

纵观现场可编程逻辑器件的发展历史（图１．１），其之所以具有巨大的市场吸 引力，根本在于：ＦＰＧＡ不仅可以解决电子系统小型化、低功耗、高可靠性等问题，

而且其开发周期短、开发软件投入少、芯片价格不断降低，促使ＦＰＯＡ越来越多

地取代了ＡＳＩＣ的市场，特别是对小批量、多品种的产品需求，使ＦＰＧＡ成为首选。 ＦＰＧＡ的速度和容量的发展是极其迅猛。目前的ＦＰＧＡ芯片工作频率已经达到 ２００ＭＨｚ，容量超过１００万门。为了适应ＦＰＧＡ的快速发展，国际著名的ＦＰＧＡ供

应商Ｘｉｌｉｎｘ，Ａｌｔｅｒａ， Ａｃｔｅｌ，Ｌａｔｔｉｃｅ等公司都推出了各自的设计系统。但工业界对

高效的ＦＰＧＡ设计工具和适应特殊应用领域的新结构ＦＰＧＡ的需求仍然有增无减。 在国际学术界，ＦＰＧＡ新结构、ＦＰＧＡ逻辑设计和物理设计的研究已成为热点。

目前ＦＰＧＡ的发展趋势及国内研究发展现状

ＦＰＧＡ的发展趋势及研究方向

ＦＰＧＡ器件已经成为当今世晃上最富吸引力的半导体器件，在现代电子系统

设计中扮演着越来越重要的角色，其未来的发展方向将呈现以下几个方面的趋势。

１．向高密度、大规模的方向发展 随着电子系统复杂程度的提高，ＦＰＧＡ的规模不断地扩大，从最初的几百门

到现在的上百万门。目前，高密度的ＦＰＧＡ产品已经成为主流器件，并且已经具 备了片上系统（Ｓｙｓｔｅｍ．ｏｎ－Ｃｈｉｐ）集成的能力。产品性能发生了巨大的飞跃，这也

促使着工艺的不断进步，而每次工艺的改进，ＦＰＧＡ器件的规模都将有很大的扩展。

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纵观现场可编程逻辑器件的发展历史（图１＋１），其之所以具有巨大的市场吸

引力，根本在于：ＦＰＧＡ不仅可以解决电子系统小型化、低功耗、高可靠性等问题， 而且其开发周期短、开发软件投入少、芯片价格不断降低，促使ＦＰＧＡ越来越多 地取代了ＡＳＩＣ的市场，特别是对小批量、多品种的产品需求，使ＦＰＧＡ成为首选。 ＦＰＧＡ的速度和容量的发展是极其迅猛。目前的ＦＰＧＡ芯片工作频率已经达到 ２００ＭＨｚ，容量超过１００万门。为了适应ＦＰＧＡ的快速发展，国际著名的ＦＰＧＡ供 应商Ｘｉｌｉａｘ，Ａｌｔｅｒａ，Ａｅｔｅｌ，Ｌａｎｃｅ等公司都推出了各自的设计系统。但工业界对 高效的ＦＰＧＡ设计工具和适应特殊应用领域的新结构ＦＰＧＡ的需求仍然有增无减。 在国际学术界。ＦＰＧＡ新结构、ＦＰＯＡ逻辑设计和物理设计的研究已成为热点。

目前ＦＰＧＡ的发展趋势及国内研究发展现状

ＦＰＧＡ的发展趋势及研究方向

ＦＰＧＡ器件已经成为当今世界上最富吸引力的半导体器件，在现代电子系统 设计中扮演着越来越重要的角色，其未来的发展方向将呈现以下几个方面的趋势。 １．向高密度、大规模的方向发展 随着电子系统复杂程度的提高，ＦＰＧＡ的规模不断地扩大，从最初的几百门 到现在的上百万门。目前，高密度的ＦＰＧＡ产品已经成为主流器件，并且已经具 备了片上系统（Ｓｙｓｔｅｍ．ｏｎ－Ｃｈｉｐ）集成的能力。产品性能发生了巨大的飞跃，这也 促使着工艺的不断进步，而每次工艺的改进，ＦＰＧＡ器件的规模都将有很大的扩展。 促使着工艺的不断进步，而每次工艺的改进，ＦＰＧＡ器件的规模都将有很大的扩展。

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纵观现场可编程逻辑器件的发展历史（图１．１），其之所以具有巨大的市场吸 引力，根本在于：ＦＰＧＡ不仅可以解决电子系统小型化、低功耗、高可靠性等问题，

而且其开发周期短、开发软件投入少、芯片价格不断降低，促使ＦＰＯＡ越来越多

地取代了ＡＳＩＣ的市场，特别是对小批量、多品种的产品需求，使ＦＰＧＡ成为首选。 ＦＰＧＡ的速度和容量的发展是极其迅猛。目前的ＦＰＧＡ芯片工作频率已经达到 ２００ＭＨｚ，容量超过１００万门。为了适应ＦＰＧＡ的快速发展，国际著名的ＦＰＧＡ供

应商Ｘｉｌｉｎｘ，Ａｌｔｅｒａ， Ａｃｔｅｌ，Ｌａｔｔｉｃｅ等公司都推出了各自的设计系统。但工业界对

高效的ＦＰＧＡ设计工具和适应特殊应用领域的新结构ＦＰＧＡ的需求仍然有增无减。 在国际学术界，ＦＰＧＡ新结构、ＦＰＧＡ逻辑设计和物理设计的研究已成为热点。

目前ＦＰＧＡ的发展趋势及国内研究发展现状

ＦＰＧＡ的发展趋势及研究方向

ＦＰＧＡ器件已经成为当今世晃上最富吸引力的半导体器件，在现代电子系统

设计中扮演着越来越重要的角色，其未来的发展方向将呈现以下几个方面的趋势。

１．向高密度、大规模的方向发展 随着电子系统复杂程度的提高，ＦＰＧＡ的规模不断地扩大，从最初的几百门

到现在的上百万门。目前，高密度的ＦＰＧＡ产品已经成为主流器件，并且已经具 备了片上系统（Ｓｙｓｔｅｍ．ｏｎ－Ｃｈｉｐ）集成的能力。产品性能发生了巨大的飞跃，这也

促使着工艺的不断进步，而每次工艺的改进，ＦＰＧＡ器件的规模都将有很大的扩展。

这些高密度、大容量的ＦＰＧＡ器件的出现，给现代电子系统（复杂系统）的设计

与实现带来了巨大的帮助。

２．向系统内可重构的方向发展 系统内可重构是指ＦＰＧＡ器件在置入用户系统后仍具有改变其内部功能的能

力。采用系统内可重构技术，使得系统内硬件的功能可以像软件那样通过编程来

配置，从而在电子系统中引入“软硬件”的全新概念。它不仅使电子系统的设计 和产品性能的改进和扩充变得十分简便，还使新一代电子系统具有极强的灵活性

和适应性，为许多复杂信号的处理和信息加工的实现提供了新的思路和方法。

按照实现的途径不同，系统内重构可分为静态重构和动态重构两类。对基于

Ｅ２ＰＲＯＭ或快速擦写技术的可编程器件，系统内重构是通过在系统编程ＩＳＰ（Ｉｎ

ＳｙｓｔｅｍＰｒｏｇｒａｍｍａｂｉｌｉｔｙ）技术实现的，是一种静态逻辑重构。另一类系统重构即

动态重构，是指在系统运行期间，根据需要适时地对芯片重新配置以改变系统的

功能，可由基于ＳＲＡＭ技术的ＦＰＧＡ（ＳＲＡＭ－ｂａｓｅｄ ＦＰＧＡ）实现。这类器件可以

无限次地被重新编程，利用它可以１秒几次或者１秒数百次地改变器件执行的功

能，甚至可以只对器件的部分区域进行重构，此时芯片的其他部分仍可正常工作。 ＦＰＧＡ的系统内可重构特性有着极其广泛的应用前景，近年来在通信、航天、计算

机硬件系统、程序控制、数字系统的测试诊断等方面获得了较好的应用。

３．向低电压、低功耗的方向发展 集成技术的飞速发展，工艺水平的不断提高，节能潮流在全世界的兴起，也 为半导体工业提出了降低工作电压的发展方向。ＦＰＧＡ器件作为电子系统的重要组 成部分，也不可避免地向３３ｖ一２．５Ｖ一１．８Ｖ的标准靠拢，以便适应其他数字器件， 扩大应用范围。 ４．向高速可预测延时器件的方向发展 ＦＰＧＡ器件如果要在高速系统中占有一席之地，也必然向高速发展。为了保

证高速系统的稳定，ＦＰＧＡ器件的延时可预测性也是十分重要的。用户在进行系统

重构的同时，担心的是延时特性会不会因重新布线的改变而改变，否则将导致系 统重构的不稳定性，这对庞大而高速的系统而言将是不可想象的，其带来的损失 将是巨大的。因此，为了适应未来复杂高速电子系统的要求，ＦＰＧＡ器件的高速可 预测延时也是一个发展趋势。 ５．向混合可编程技术方向发展 ＦＰＧＡ器件特有的产品上市快以及硬件可重构特性为电子产品的开发带来了 极大的方便，它的广泛应用使得电子系统的构成和设计方法均发生了很大的变化。

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但迄今为止，有关ＦＰＧＡ的研究和开发的大部分工作基本上都集中在数字逻辑电

路上，在未来几年里，这一局面将会有所改变，模拟电路及数模混合电路的可编 程技术将得到发展。

１．２．２国内ＦＰＧＡ研究发展现状

由于国内ＦＰＧＡ的研究发展时间不长，且主要技术及专利处于国外垄断状态， 与国外ＦＰＧＡ技术的迅速发展相比，目前国内在这方面技术的研究还处于研究起

步阶段。同时，目前我国对于ＦＰＧＡ的研究还是以应用为主，而在产品的制造上

由于ＦＰＧＡ具有能够减少电子系统的开发风险和开发成本等优点，国内通信 公司对它的需求量很大，每年用于购买ＦＰＧＡ的费用在千万美元以上，它在航空、 航天和军事上也具有其它器件所不可替代的作用。由于目前国内采用ＦＰＧＡ器件

全部依靠进口，而且器件型号和封装类型都受到很多限制，严重制约了我国的经

济、技术上的发展，甚至对国家安全也造成了潜在的威胁。目前我国军民用航天

型号电子系统中所采用的关键芯片几乎全部依赖进口，而且主要来源美国。据统 计，我国航天型号中进口电子元器件在数量上占３０～４０％，从品种上看，进口电子

元器件占到了５０％以上，关键集成电路占到８０％以上。其中现场可编程逻辑阵列 （ＦＰＧＡ）这种特别关键的电路１００％依靠进口，且主要集中在美国Ｘｉｌｉｎｘ、Ａｃｔｅｌ、 Ａｌｔｅｒａ、Ｌａｔｔｉｃｅ等公司。关键集成电路依赖进口对我国军民用航天型号的潜在危

害有： （１）封锁、禁运的威胁。我国航天或军用型号使用的关键集成电路一直受到 美国和西方国家封锁、禁运的威胁。特别在神舟五号成功后，美国政府采取了加

严控制向中国出口高质量等级器件的政策。国内星／船载电子设备、计算机所用的 ＣＰＵ、ＤＳＰ、ＦＰＧＡ、转换器等关键集成电路，主要是进口的美军标８８３级以上的高 质量等级电路，美国等西方国家对高质量等级和高性能集成电路这样高技术产品 的封锁和禁运，已给我国航天军民用型号产生了严重影响。只有尽快加强这些关 键集成电路的自主开发，才是打破封锁、禁运，摆脱“受制于人”的唯一途径。 （２）停产“断粮”的威胁。我国航天或军用型号的研制周期和服役周期相对 较长，研制过程中确定使用的集成电路又不能轻易更改。而国外微电子厂商从经

济利益出发，不断推陈出新，许多产品的市场寿命只有３～５年。这就造成研制阶

段选用国外的新产品，到试验阶段成为“淘汰”产品，到装备阶段已成为停产产

品。因此，如果国外厂家停产，国内集成电路没有相应的产品替换，航天军民用 型号装备将面临全面“断粮”的局面。 （３）质量与可靠性的隐患。多年以来航天型号使用的许多关键集成电路由于 买不到需要的高质量等级产品，不得不降格买工业级的电路，通过加严筛选后使 用。这种方式不仅难以进行质量控制，而且大量进口元器件没有可靠的质量保证

体系和检验机构做后盾，造成了质量与可靠性的隐患。ＦＰＧＡ、ＣＰＵ／ＭＰＵ、ＭｃＵ、ＤＳＰ 等大规模集成电路，由于无法测试（测试码是在设计过程中生成的），导致一方面 这些复杂电路本身可能存在设计时预留的“陷阱”，敌对国家可以通过它们利用、

控制以及摧毁我们重点型号；另一方面，这些电路出现技术问题和质量问题时分 析工作无从着手，无法真正做到技术问题“归零”，如果“归零”的结果归到了国 外，也就无法使出现的问题从根本上得到解决。 近年来，很多专家学者不断提出航天电子系统用集成电路立足自主研制的建

议，国家领导层对此也十分关注。航天用集成电路立足自主研制的方向已经成为

共识。针对上述状况，北京航天微电子技术研究所、中国科学院微电子中心以及 复旦大学等国内科研单位先后开展了具有自主知识产权的可编程逻辑电路研究。 其中复旦大学２００４年８月宣布，该校专用集成电路与系统国家重点实验室经过８

年努力，己研制成功具有自主知识产权的第一款国产可编程逻辑电路１０万门规模 器件及软件系统原型。该成果日前通过了上海市科委主持的专家鉴定，使国内可

编程逻辑电路（ＦＰ６Ａ）的研究向前迈进了一大步。

１．３本课题的研究目的和主要研究内容

尽管ＦＰＧＡ作为可编程逻辑器件的杰出代表，它的性能越来越可靠，价格越
来越低廉，越来越受到人们的重视，但随着ＦＰＧＡ的广泛应用，对其可靠性的要 求也交得越来越高。所以，对ＦＰＧＡ器件的故障检测、诊断方法以及各种可测性

设计技术进行全面深入的研究具有重要的现实意义，从而保证ＦＰＧＡ器件出现故

障的可能性尽可能的小。 对电子工程设计人员来说ＦＰＧＡ芯片使用灵活，但这种应用的不确定性和重 复可编程性相对增加了芯片测试的难度。近年来关于ＦＰＧＡ的测试方法讨论很多，

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根据测试需要大体上可分为两类：面向制造的测试过程（ＭＴＰ）和面向应用的测 试过程（ＡＴＰ）。 面向制造的测试过程 面向制造的测试过程是从审４造商的角度来测试ＦＰＧＡ，由于ＦＰＧＡ在生产制 造过程需要进行完全的测试，其测试成本主要体现在测试向量集长度所决定的测 试时间费用上，因此，如何在保证故障覆盖率的前提下最大程度地缩小测试向量 是这类测试地核心技术。 面向应用的测试过程

面向应用的测试过程是在应用级上测试ＦＰＧＡ，也就是把ＦＰＧＡ配置成用户

特定的设计进行测试。面向应用的测试过程有很强的针对性，在一些特别关键领

域比如宇航级应用，面向应用测试是保证ＦＰＧＡ可靠性的最后防线。特别是目前 国内所有ＦＰＧＡ芯片都靠进口的情况下，我们不可能仅仅依靠生产厂家的工厂测

试，需要研究可靠的在系统测试或者相对特殊的测试方法。

不管是采用ＭＴＰ还是ＡＴＰ，都要至少有一个｛配置器件，实施测试向量）的过

程。通常ＦＰＧＡ的配置速度比较低，而在配置完成后要进行高速的测试。因此， ＦＰＧＡ测试的关键是如何在测试系统上将ＦＰＧＡ的低速在线配置和高速测试有机 的结合起来，从而实现完整的ＦＰＧＡ测试。同时考虑到电路仿真的实际需要，我 们提出了用分治法将ＸＣ４０００Ｅ型ＦＰＧＡ分成多个功能模块进行分层次、分步骤测

试的方法。 要对一个ＦＰＧＡ进行完整的测试，需要对被测ＦＰＧＡ进行反复编程，并对编

程实现的电路进行测试。通常，测试编程实现的电路所用的时间较短，而对ＦＰＧＡ

进行配置／编程则比较费时，比如在进行功能仿真时光配置过程就通常要花费数小

时：在实际配置芯片的过程中将花费数十至数百毫秒，如果不能实现自动配置、

测试，那手工配置所花费的时间将更多。因而，对ＦＰＧＡ进行仿真／测试的时间主

要取决于配置，编程的次数和测试自动化程度。

基于以上理由，我们在解决ＦＰＧ＇Ａ的仿真和测试问题的指导方针和主要目标

就是：１）在保证较高故障覆盖率的前提下，尽可能的缩减配置，编程的次数。２） 建立自动化的测试平台，尽量减少人工操作带来的时间耗费和可靠性降低。 本课题是在国内对ＦＰＧＡ器件设计技术进行研究的同时提出来韵，主要针对 ＦＰＧＡ器件的测试方法进行深入的研究，为ＦＰＧＡ电路的仿真测试工作提供一套切 实可行的解决方法，并为ＦＰＧＡ芯片流片成功后的测试工作和可测性设计进行必

要的技术积累。为能够适应当前设计的需要，ＦＰＧＡ的结构已经变的越来越庞大，

越来越复杂，进而使得ＦＰＧＡ的测试也交的更加困难。此外，随着深亚微米技术的 进步所带来芯片中新型的缺陷或噪声，会严重的影响到延迟为或延迟缺陷。ＦＰＧＡ 的测试问题，对于日新月异的电子科技来讲已经变成一个重要的任务。

１．３．２研究内容和技术途径

ＦＰＧＡ的测试工作可以分为应用相关（Ａｐｐｌｉｃａｔｉｏｎ Ｄｅｐｅｎｄｅｎｔ）测试和应用无关 （Ａｐｐｌｉｃａｔｉｏｎ Ｉｎｄｅｐｅｎｄｅｎｔ）测试。在ＦＰＧＡ器件被配置具有特定功能后进行的是 应用相关测试，由于器件的配置确定、相关功能确定，因此可以把ＦＰＧＡ器件的应

用相关测试看做普通数字ＡＳＩＣ电路的测试，不同的用户会做出不同的要求。然而，

应用相关测试不适合ＦＰＧＡ制造厂家，制造厂家需要进行与具体应用无关的ＦＰＧＡ

应用独立测试，需要保证ＦＰＧＡ能保证任何应用的正确，也可称为工厂测试。

ＦＰＧＡ器件的测试简单说来就是把ＦＰＧＡ器件配置成相应的测试电路，用多次配 置来覆盖所有的资源，然后施加测试向量。ＦＰＧＡ器件内有大量的可编程资源，其 灵活的可编程性为系统设计人员带来了很多方便，但是也增加了测试难度。一般 都把ＳＲＡＭ型ＦＰＧＡ器件内部划分为可编程逻辑（ＣＬＢ）、可编程互联（ＩＲ）和可编 程输入输出接口（１０Ｂ）等相对独立的模块来测试。 提供ＦＰＧＡ器件主要逻辑功能的是ＣＬＢ模块，每个ＣＬＢ内部都有查找表、多路 开关、快速进位逻辑和触发器等子电路模块，一般需要几次配置才能把这些模块 测试完全。而要对所有的ＣＬＢ进行测试并不简单，因为ＦＰＧＡ器件可用的ＩＯＢ数目 是有限的，只能把数个ＣＬＢ连成一串共用ｌＯＢ进行测试，这种情况下保证每个ＣＬＢ

的可观测性和可控制性是最重要的。本文研究对ＣＬＢ模块进行测试的方法，主要

基于“分治法”和“一维阵列”法开发测试程序。

ＦＰＧＡ器件内部可编程互联资源所占的晶体管数量是所有模块中最多的，其故 障发生率也是最高，因此互连资源的测试是一个重要的研究领域，一般的思路都 是把众多的线段连成一条条总线，使用步走一１（ｗａｌｋｉｎｇ一１）测试向量来测试［６］。

而使用ＢＩＳＴ方法也层出不穷，这些方法达到了更少的编程次数和更高的覆盖率

［４］。本文研究可编程互连资源的测试方法，为了减少配置次数，研究把单长线和 双长线的测试压缩到一起，以及手工连线的测试办法。

ｌＯＢ是ＦＰＧＡ器件与外部世界通信的窗口，只有保证其功能正确才能继续进行

其他模块的测试。而ＩＯＢ的测试一般都采用基于Ｉｍ（静态漏电流法）的方法［５］，

在没有相关条件的情况下，由于ｌＯＢ结构的相对简单，可以对１０Ｂ内资源进行耗

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尽型使用测试。本文对１０Ｂ的资源使用耗尽型测试，完成了功能测试覆盖，由于 篇幅有限，未在本文中详细描述测试方法。 进位逻辑模块（Ｃａｒｒｙ

Ｍｏｄｕｌｅ）和查找表ＲＡＭ模式是ＦＰＧＡ功能的重要扩

展，在ＦＰＧＡ的应用中使用频率也很高。进位逻辑模块ＣＬＭ极大地增加了加法器、 加法器、累加器、比较器和计数器的效率和性能；每个ＣＬＢ的查找表都可以被配 置成随机存取存储器（ＲＡＭ），这种片内的存储器读、写操作都比片外ＲＡＭ快得

多。本文研究了这两大模块的测试，在提出适当的故障模型的基础上，针对尽量

减少配置次数的目的开发测试配置。 ＦＰ（；Ａ器件和普通数字ＡＳＩＣ器件有２个最大的区别：第一，ＦＰＧＡ器件需要先

进行配置才具有功能；第二，ＦＰＧＡ器件在掉电的情况下将失去所有功能。针对ＦＰＧＡ 器件实际测试中遇到的困难，我们研究利用ＳＹＮＯＰＳＹＳ公司的ＭＳ一３４００硬件仿真器 结合ＥＤＡ仿真软件实现ＦＰＧＡ器件在线软硬件协同测试的方法，该方法不但能精确 完成ＦＰＧＡ器件的配置、测试，还具有测试速度快、测试灵活的特点以及快速开发

ＦＰＧＡ器件测试程序的能力。
论文对本人攻研期间所做工作进行了系统的总结，主要包括对ＦＰＧＡ进行应用 无关的测试理论、方法和程序，以及为进行实际测试所开发的软硬件协同在线测 试系统。详细的安排如下： 第二章对ＦＰＧＡ的主要结构、配置数据和配置方法进行了详细介绍，为后面所

第三章研究了ＣＬＢ模块的测试方法。ＣＬＢ模块是ＦＰＧＡ中提供逻辑功能的主要 模块，包括了进位逻辑ＣＬＭ和ＲＡＭ模式两大予模块，测试难点在于如何将阵列里 所有的ＣＬＢ模块用尽量少的测试配置来测试完全。

第四章研究了互连资源的测试方法。ＦＦ＇ＧＡ之所以能如此方便的实现各种各样

的逻辑功能，它内部庞大而复杂的互连资源系统做了主要贡献，而该部分资源也 占了ＦＰＧＡ的主要部分：高达７０％以上。

第五章介绍了ＦＰＧＡ器件在线软硬件协同测试验证平台的搭建。我们在该平台

上实现了ＦＰＧＡ器件的自动配置、测试，完成了对研制成功的各型军用、民用ＦＰＧＡ

器件的测试。 第六章对本文进行了总结。

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

ＸＣ４０００Ｅ系列器件通过先进的半导体工艺和改进的结构达到高速度， ＸＣ４０００Ｅ和ＸＣ４０００ＥＸ支持高达６６ＭＨｚ的系统时钟频率，内部的性能超过

１５０ＭＨｚ。因此，与老的Ｘｉｌｉｎｘ ＦＰＧＡ系列相比，ＸＣ４０００系列器件的性能更高，

它提供片内沿触发和双口ＲＡ／ｖｌ、时钟使能Ｉ／Ｏ触发器、宽的输入译码器。它们在

许多应用中更适用，特别是那些包含ＲＡＭ的应用中，由于增多的布线资源和更灵

活的软件相结合使设计周期更快。
表｝ｌ 典型门范围 （１０９ｉｃ＋ＲＡＭ）
２０００，－４５０００

ＸＣＡ０００Ｅ／Ｓｐａｒｔａｎ和Ｖｉｒｔｅｘ器件有关性能比较 线宽 （ｕｒｎ）

１００。ｈ１８００００

ＳｐａｒｔａｎＸＬ Ｖｉｒｔｅｘ

２０００－－４００００

５０００∞１００００００

５００００～３２０００００

２．１可编程逻辑功能块（ＣＬＢ）

可配复逻辑功能块实现ＦＰＧＡ中的大多数逻辑。基本的ＣＬＢ单元表示在图

２．１中。这是一个相当复杂的基本逻辑单元，它包括两个４输入ＬＵＴ，其输出进入

一个３输入ＬｕＴ。ＸＣ４０００的ＣＬＢ还有ＣＬＢ之间硬连线的专门快速进位逻辑。

ＭＵＸ控制逻辑将４个控制输入（Ｃ１～Ｃ４）映射为４个输入：ＬｕＴ输入Ｈ１，直接

输入（ＤＩＮ），时钟使能（Ｅｃ），触发器的置位／复位控制（Ｓ／Ｒ）。控制输入（Ｃ１～

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Ｃ４）也能用来控制Ｆ、和Ｇ、ｕＪＴ做为３２位ＳＲＡＭ的使用。ＣＬＢ有１３个输入和４ 个输出，它们分别作为组合逻辑函数发生器和触发器的输入和输出。这些输入、

输出可与ＣＬＢ周围的互联资源相连。

ＸＣ４０００系列ＣＬＢ简化方框图（未显示ＲＡＭ和进位逻辑功能）

两个组合逻辑函数发生器Ｆ和Ｇ为查找表结构。查找表工作原理类似于用

ＲＯＭ实现多种组合逻辑函数，Ｆ和Ｇ的输入等效于ＲＯＭ的地址码，通过查找ＲＯＭ

中的地址表，可得到相应的组合逻辑函数输出。

为了说明这种查找表方式的工作原理，下面以一个二输入变量的通用逻辑模

块为例进行说明。图２。２所示电路是用ＮＭＯＳ管构成的通用逻辑模块，Ａ、Ｂ是两 个输入变量，Ｆ为输出逻辑函数，ｃＯ、ｃ１、ｃ２、ｃ３是编程控制信号ａ

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

图２－３二变量查找表的原理图

在ＣＯ、Ｃ１、Ｃ２、Ｃ３的】６种不同取值下，得到Ａ和Ｂ的１６种函数关系，如

表２．２所示。 例如，当ＣＯＣｌＣ２Ｃ３＝１１００时，若Ａ＝ｌ、Ｂ＝０，则Ｔ１和Ｔ２导通，Ｆ＝ｌ；若 Ａ＝０、Ｂ＝１，则Ｔ３、Ｔ４导通，Ｆ＝１；若Ａ＝Ｂ＝１或Ａ＝Ｂ＝０，则４条支路皆不 导通，Ｆ＝０。因此，得到Ｆ＝ＡＢ＋ＡＢ＝ＡｏＢ

每个组合逻辑函数发生器分别有４个独立的输入ＦＩ～Ｆ４及Ｇ１～Ｇ４，它们的

表２－２二变量通用逻辑模块函数表
ＣＯ Ｏ Ｏ Ｏ Ｏ ０ ０ Ｏ ０ １ １ Ｃ１ ０ Ｏ Ｏ ０ １ ｌ １ ｌ Ｏ Ｏ Ｃ２ ０ Ｏ １ ｌ Ｏ Ｏ １ ｌ Ｏ ０ Ｃ３ Ｏ ｌ Ｏ １ ０ １ Ｏ Ｉ Ｏ ｌ Ｆ
ＡＢ Ｂ Ａ Ａ＋Ｂ ＡＢ

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１ １ ｌ １ １ １ ０ ０ ｌ ｌ ｌ １ １ ｌ Ｏ Ｏ １ １ ０ １ Ｏ １ Ｏ ｌ Ｂ Ａ＋Ｂ

输出Ｆ、、Ｏ、可以是４变量的任意组合逻辑函数。第３个组合逻辑函数发生器Ｈ也

为查找表结构，它可以完成３输入（Ｆ、、Ｇ’和外部输入Ｈ１）的任意组合逻辑函数。

将３个函数发生器Ｆ，Ｇ和Ｈ编程组合配置，一个ＣＬＢ可以用来实现以下任一个 函数：１）最多四个输入变量的任何函数，加上最多四个无关变量的笫二个任何函

数，再加上最多三个无关变量的第三个函数；２）任何单个五变量的函数；３）任

何四边量函数与某些六变量函数在一起；４）某些高达九变量的函数。 ２）触发器：

ＣＬＢ可以传递组合逻辑的输出到互连资源，但是也可以在一个或两个触发器 中存储组合逻辑的结果或其他进入的数据，并把它们的输出同样连接到互连资源。

ＣＬＢ中有两个边沿触发的Ｄ触发器，它们有公共的时钟和时钟使能输入端。 Ｓ／Ｒ控制电路可以分别对两个触发器异步置位和复位。每个Ｄ触发器可以配置成

上升沿触发或下降沿触发，Ｄ触发器的输入可以是Ｆ’，Ｇ、和Ｈ、，也可以是ＤＩＮ／Ｈ２

输入，触发器从ＸＱ和ＹＱ端输出。 ３）快速进位逻辑 每个ＣＬＢ的Ｆ和Ｇ函数发生器包括为快速产生进位和错位信号的专用算术 逻辑，这个额外的输出传递到相邻的ＣＬＢ。进位链是与通常的布线资源无关的。

专用快速进位逻辑极大地增强了加法器、减法器、累加器、比较器和计数器的效

率和性能，也为许多包括算术运算的新应用打开了方便之门，而前几代ＦＰＧＡ都 不够快或不太有效。

这个快速进位逻辑是ＸＣ４０００系列的较有效的特性之一，加速算术运算和计

数达７０ＭＨｚ的范围。在ＣＬＢ列的顶部和底部，进位向右传播，如图２．３所示。

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

图２－３有效的ＸＣ４０００Ｅ进位传播通道

４）函数发生器的ＲＡＭ模式 对每个ＣＬＢ的选择模式使得在Ｆ和Ｇ函数发生器中的存储器查找表可用作 一个读／写存储器单元的阵列。有效的模式是电平有效、沿触发和双口沿触发。根 据选择的模式，单个ＣＬＢ可以配置为１６×２、３２Ｘｌ或１６×１位阵列。当Ｆ或０ 函数发生器工作在ＲＡＭ模式时，Ｆ１～Ｆ４和Ｇ１～Ｇ４输入相当于地址输入信号Ａ０～

Ａ３，以选择存储器中的特定存储单元。４个控制信号Ｃ１～Ｃ４分别将图２－１所示的

ＨＩ、Ｄｍ／Ｈ２、ＳＲ／ｌ－Ｉｏ和ＥＣ（不用）信号接入到ＣＬＢ中，作为存储器的写使能、数 据信号或地址信号。 表２．３列出所支持的ＣＬＢ存储器配置和对单口或双口模式的定时模式。
表２－３支持的ＲＡＩｄ模式
１６×１ １６Ｘ２ √

ＸＣ４０００系列器件是第一个具有沿触发（同步）和用户可存取双口ＲＡＭ的可

编程逻辑器件。沿触发ＲＡＭ简化系统的定时，双口ＲＡＭ加倍ＦＩＦＯ应用的有效

流量。这些特性在任何ＸＣ４０００系列的ＣＬＢ中可以单独编程。

电子科技大学硕士学位论文 Ｘ

！ Ｔｗｓｓ ．ＴＷ№１

固２．５沿触发ＲＡＭ写时序

６１世垡翟？！ｒ！堂…一

图２－６ＸＣ４０００系列双口ＲＡＭ简单模型

沿触发Ｒ埘定时操作类似对数据寄存器的写入，数据和地址是存在的。当写 使能输入逻辑ＷＥ变为高时，使能寄存器开始写操作，然后时钟上升沿或下降沿加 载数据进入寄存器，如图２－４所示“Ⅲ。图２－５表示了ＸＣ４０００系列的ＣＬＢ配置为

双口ＲＡＭ的简单模型“瑚。

５）控制信号 ＣＬＢ中的多路选择器映射四个控制信号（Ｃ１～ｃ４）到四个内部的控制信号

（ＨＩ、ＤＮ／Ｉ－ｈ、ＳＲ／Ｈ０和ＥＣ）。当逻辑功能被使能时，四个输入是： 曲ＥＣ－－使能时钟；

＂ｓ刚ＨＯ一非同步置位／复位或Ｈ函数发生器输入Ｏ；

西Ｈｌ―Ｈ函数发生器输入１：

ＤＩＮ饪＿１２一直接输入或Ｈ函数发生器输入２。

第＝章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

当存储器功能被使能时，四个输入是：

ｂ）ｓＭ｛Ｏ一写使能；

ｃ）ＤＯ一数据输入到Ｆ和／或Ｇ函数发生器； ｄ）Ｄ１一数据输入到Ｇ函数发生器输入（１６Ｘ １和１６×２模式）或第五个地址

２．２输入／输出功能块（１０８）

用户可配置输入／输出功能块（ＩＯＢ）分布在ＦＰＧＡ器件的周围，提供外部封 装引腿和内部逻辑之间的接口。每个ＩＯＢ控制一个封装引腿，并可以配置为输入、 输出或双向１，ｏ功能。图２－６表示ＸＣ４０００Ｅ ｌＯＢ的简化方框图。

图２－６ ＸＣ４０００Ｅ系列１０Ｂ简化方框图 ＸＣ４０００

ｌＯＢ主要由输入触发器、输入缓冲器和输出触发／锁存器、输出缓冲

当１０Ｂ用作输入接口时，通过编程，可以将输入Ｄ触发器旁路，将对应引出 端经输入缓冲器，定义为直接输入１１；还可编程输入Ｄ触发器或Ｄ锁存器，将对

应引出端经输入缓冲器，定义为寄存输入或锁存输入１２。

当１０Ｂ用作输出接口时，来自器件内部的输出信号，经输出Ｄ触发器或直接

送至输出缓冲器的输入端。输出缓冲器可编程为三态输出或直接输出，并且输出 信号的极性也可编程选择。

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输入和输出触发器有各自的时钟输入信号，通过编程可选择上升沿触发或下 降沿触发。可编程上拉和下拉电阻可用于连接输出到Ｖｃｃ或地来使功耗最小和减

２．３可编程互连资源（Ｉ

ｎｔｅｒｃｏｎｎｅｏｔ

为了能将ＦＰＧＡ中数目很大的ＣＬＢ和ｌＯＢ连结成各种复杂的系统，在布线 区内布置了丰富的连线资源。这些互连资源可以分为三类，即互连线、开关矩阵

ＳＭ（ＳｗｉｔｃｈｉｎｇＭａｔｒｉｃｅｓ）和可编程互连点ＰＩＰ（ＰｒｏｇｒａｍｍａｂｌｅＩｎｔｅｒｃｏｎｎｅｃｔＰｏｉｎｔｓ）。

在图２．７中简示出了这些互联资源的布局状况。

Ｖｌ Ｖ２ Ｖ３ Ｖ４ Ｈｌ
Ｈ３ Ｈ４ １４ Ｉｌ ｏＩ

ＦＰＧＡ内部互连资源简化示意图

注：可编程互连点（ＰＩＰ）就是可编程传输晶体管或多路开关，它们将ＣＬＢ输入和

输出与布线网络相连接。

互连线分为水平通用连线、垂直通用连线、水平长线、垂直长线、全局连线 等几种。这些互连线经可编程的连接点与ＣＬＢ、ＩＯＢ和开关矩阵相连。其中的通

用连线主要用于ＣＬＢ之间的连接，长线主要用于长距离或多分支信号的传送，全 局连线则用于输送一些公共信号（如公用的ＲＥＳＥＴ信号）等。

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

单长度长线提供最大的互连灵活性和相邻功能块之间韵快速布线，有八根垂

直和八根水平单长度长线与每个ＣＬＢ相连，这些线用于连接位于ＣＬＢ每行和每列 中的开关矩阵，单长度长线是用可编程开关矩阵（ｓＭ）的方式连接的。
ＤＯＵＢＬＥ ＬｏＮＧ

图２－８与ＸＣ４０００Ｅ系列ＣＬＢ有关的可编程互连详图（阴影部分为开关矩阵）

如图２－８所示，单长度长线每当它们通过开关矩阵总要传输一个延时，所以 它们不适合为长距离的信号布线，它们通常用于在局部区域内引导信号，为扇出

大于一个的网线提供分支。 ２１通用双长度长线 双长度长线为单长度长线的两倍，在进入一个开关矩阵之前穿行两个ＣＬＢ。

双长度长线是与开关矩阵交错成对分组，以使每根线在ＣＬＢ的另一行或列通过开

关矩阵，如图２－９所示。

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有四根垂直和四根水平双长度长线与每个ＣＬＢ相连，这些长线提供中等距离

上速度较快的布线通道，同时又保持了布线的灵活性。双长度长线是由可编程开

图２－９单长度长线、双长度长线和可编程开关矩阵（ＳＭ）

３）水平／垂直长线 在通用单／双长度长线的旁边还有３条从阵列的一头练到另一头的线段，称之 为水平长线和垂直长线。这些长线不经过可编程开关矩阵，信号延迟时间小，长

线主要用于长距离或多分支信号的传送。 ４）全局鹦线和缓冲器

４条全局连线贯穿ＸＣ４０００Ｅ器件，可达到每个ＣＬＢ。全局连线主要用于传送 一些公共信号，如全局时钟信号、公用控制信号。这４条全局网线可以由两类全

局缓冲器一主要的全局缓冲器（ＢＵＦＯＰ）和次要的全局缓冲器（ＢＵＦＧＳ）来驱动，

在器件的每个角有一个主要的全局缓冲器和一个次要鹅全局缓冲器。

ＸＣ４０００系列器件有围绕ＩＯＢ的附加布线，包括横跨两个ＣＬＢ（四个ＩＯＢ）

的八根双长线和四根长线，提供全局线和宽沿边译码器线。

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

２．３．２可编程开关矩阵

水平和垂直的单或双长线交叉在称为可编程开关矩阵（ｓＭ）的方阵中。每个

开关矩阵由可编程传输晶体管组成，用来建立线之间的连接，如图２．１０所示。例

如，在开关矩阵右边进入的单长度信号可以布线到上部、左边或下部的单长度线， 如果要求多个分支时可以按其任何组合。类似地，双长度信号可以布线到可编程 开关矩阵其他三边的任何一边或所有边。

图２―１０可编程开关矩阵的阵列视图、互连示意图及传输晶体管的开关矩阵内部详图

为了充分利用已有的逻辑单元，互连网络必须灵活并且必须避免布线瓶颈。 速度要求则是另一个前提，因为互连延时往往决定了这类设计的性能。同对应当 了解到，可编程互连的代价是明显损失了性能，包括面积、速度和功耗损失。事

实上，在现场可编程结构中的大部分功耗是由互连网络引起的。

Ｘ０４０００Ｅ系列ＦＰｆＡ的配置过程

ＦＰＧＡ的配置是加载设计规定的编程数据到一个或多个器件的运行过程，以 定义器件内部功能块和其互连的功能，这个过程多少有点像加载可编程外设芯片 的指令寄存器。ＸＣ４０００Ｅ系列器件的每个ＣＬＢ及其附加的互连利用几百位配置数 据，每个配置位定义静态存储单元的状态，由其控制函数查找的位、多路转换器 的输入，或者是互连的传输晶体管。 １）专用引腿 在ＦＰＧＡ配置之前采样三个配置模式引腿（Ｍ０、Ｍ１和Ｍ２）来决定配置模

式。在配置之后，这些引腿可以用作辅助连接：Ｍ２和Ｍ０可以用作输入，Ｍ１可

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ＸＣ４０００Ｅ器件有六个配置模式，这些模式由加在Ｍ０、Ｍ１和Ｍ２输入端的三 位输入码来选择，有三个自动加载的主模式：两个外设模式和主要用于菊花链器 件的串行从模式。这些模式中，某些利用并行数据。而其他利用串行数据，在开 始配置时确定利用的方法，某些模式是有源的，即器件提供它自己的时钟，其他

是无源的，即器件接收外部产生的时序。模式选择如表２－４所示。

ＶＰＡｎｎｎＤ耐粤ｌ饿―ｊ

模式 串行主模式 串行从模式 向上并行主模式 向下并行主模式 外设同步模式

０ ｌ １ １ Ｏ 】 ０ Ｏ

０ ｌ ０ ｌ １ ０ ｌ ０

０ １ ０ ０ ｌ ｌ ０ ｌ

输出 输入 输出 输出 输入 输出

位串 字节，０００００上升 字节，３ＦＦＦＦ下降 字节 字节

三种主模式利用一个内部振荡器产生配置时钟ＣＣＬＫ以驱动可能的从属器

件，也为包含配置数据的外部ＰＲＯＭ产生地址和时序。向上，向下并行主模式利用 来自ＰＲＯＭ的字节宽的数据，响应由ＦＰＧＡ配置逻辑产生的１８位地址，把数据加

到Ｄ０～Ｄ７引腿上。 向上／向下并行主模式产生ＣＣＬＫ信号和ＰＲＯＭ地址，接收并行的字节数据， 在内部，数据又串行化ＦＰＧＡ的数据帧格式。上增和下减的选择产生为零或为 ３ＦＦＦＦ的起始地址，以便和不同的微处理器寻址变换相兼容。串行主模式产生 ＣＣＬＫ，从Ｘｉｌｉｎｘ串行配置ＰＲＯＭ接收串行形式的配置数据。ＣＣＬＫ的速度是可 选择的，缺省为１ＭＨｚ或８ＭＨｚ。

ｂ）外设模式： 两个外设模式接收来自总线的字节宽数据作为有效的握手信号，在异步外设模 式，内部振荡器产生ＣＣＬＫ突发信号，使字节宽度的数据串行化。ＣＣＬＫ也可以

取自从器件。在同步模式中，外部提供的时钟信号送到ＣＣＬＫ使数据串行化。

第二章ＸＣ４０００Ｅ系列ＦＰＧＡ结构及特性概述

在串行从模式中，ＦＰＧＡ在ＣＣＬＫ的上升沿接收串行配置数据，在加载它的配

置之后，传递附加的数据输出，在下一个ＣＣＬＫ的下降沿重新同步。具有相同配

置的多个从属器件可以并行地连接ＤＩＮ输入，按此方式，多个器件可以同时配置。

位流的数据流格式对ＸＣ４０００Ｅ系列器｛牛的所有配置模式是相同的，数据格式

表示在表２，５ａ和表２．５ｂ中。数据位流由起始码和程序数据组成。
表２．５ａ ＸＣ４０００Ｅ程序数据 表２．５ｂ ＸＣ４０００Ｅ系列数据流格式

，”懑徉≥ ：≤麴黪ｊ

最大门数 ＣＬＢ（行×列）
填充字节 预兆码 长度计数 填充位 区域校验码 起始区域 数据帧
１１１１１１ｌｌｂ ００１０ｂ
每位流一次 每位流一次 每位流一次 每位流一次 每位流一次 每数据帧一次 每数据帧一次 每数据帧一次
８０ ３６０ ２０ １２ １２６ ４２８
１９２ １５３６ ４８ ２６ ２６６ ９３２

触发器 水平长线 ＴＢＵＦ／每长线 每帧位数 帧

ＣＲＣ／固定区域 ｘｘｘｘ（ＣＲＣ）／００１０ｂ 校验

程序数据 ＰＲＯＭ位尺寸

Ｓ３９３６ ５３９８４

２４７９２０ ２４７９６８

０１１１１１１１ｂ ＦＦｈ

每个器件一次 每个器件一次

起始码包含起始序列位和被配置器件需要的配置数据位数的长度计数，程序

数据包含被配置器件的配置信息。单个器件位流的４０位起始码以８个ｌ（伪程序

位）开始，接着是００１０预兆码，预兆码后跟着２４位的长度计数，最后以４个ｌ 的分隔字段结束。位流产生软件允许ＣＲＣ或非ＣＲＣ的错误校验：非ＣＲＣ错误校 验测试每帧指定的末尾区域；对ＣＲＣ错误校验，软件在帧末尾插入唯一的四位部 分校验和。 ４）配置顺序 如图２－１１所示，ＸＣ４０００Ｅ系列器件的加电配置过程有四个主要的步骤：清除 配置存储器、初始化、配置和启动。

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ＸＣ４０００Ｅ器件的配置过程

第三章可编程逻辑模块的测试

第三章可编程逻辑模块的测试

ＦＰＧＡ中典型的故障模型

ＦＰＧＡ中，物理故障是千变万化，一方面故障的种类是各种各样的；另一方

面，故障的数目在各种系统中有很大差异。因此，为了研究故障对电路的影响，

诊断故障的位置，有必要对故障作一些分类，并选择最典型的故障，此过程叫做 故障的模型化。下面对目前常用的几种模型化故障进行概述。 １）固定型故障 固定型故障模型主要反映电路或系统中某一根信号线上的信号不可控性，即 在系统运行过程中固定在某一个值上。在数字系统中，主要有以下两种模型：固 定１故障（ｓｔｕｃｋ－ａｔ－１）和固定０故障（ｓｔｕｃｋ－ａｔ．０）。固定型故障模型在实际应用中 用得最普遍。因为电路中元件的损坏，连线的开路和相当一部分的短路故障都可

以用固定型故障比较准确地描述出来，而且由于它的描述比较简单，因此故障的

处理也比较方便。 根据电路中固定型故障的数目。可以把固定型故障分为两大类：如果一个电 路中只存在一个固定型故障，则称之为单固定型故障ＳＳＡＦ（ｓｉｎ＃ｅ

如果一个电路中有两个或两个以上的固定型故障，则称之为多固定型故障 ＭＳＡＦ（ｍｕｌｔｉｐｌｅ ２）桥接故障

桥接故障（ｂｄｄｇｉｎｇ铡ｔ）即短路故障，由于其情况比较复杂，在实际应用中常

见的有两种桥接故障，即元件输入端之间的桥接故障和输入端输出端之间的反馈 式桥接故障。 一个系统或电路中发生了短路故障，而短路故障的情况又是多种多样的，这 完全有可能改变电路的拓扑结构，导致系统或电路的基本功能发生根本性的变化， 这将使自动测试与故障诊断变得十分困难。
暂态故障是相对于固定型故障而言的，有两种类型：瞬态故障和间歇性故障。 瞬态故障不是由电路或系统中硬件引起的故障，而是由电源的干扰和粒子的辐射 等原因造成的，因此这一类故障无法人为予以重复出现。一般说来，这一类故障

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不属于故障诊断的范畴，但在研究系统的可靠性时应该考虑这个问题。间歇性故

障是可重复出现的非固定型故障，有些间歇性故障应该在改善使用条件和制造工

艺方面来加以防止。 ４）延迟故障 延迟故障主要考虑电路中信号的动态故障，也即电路中各元件的时延变化，

脉冲信号的边沿参数的变化等等。这类故障主要导致时序配合上的错误，因此在 时序电路中影响较大，这可能是由于元件参数交化引起的，也可能是电路结构设 计不合理引起的，后者经常可以用故障仿真的方法来解决，对前者的检测和诊断

上面叙述的四种典型故障，事实上还不能包括ＦＰＧＡ中可能发生的全部故障

类型。因此，人们通常针对一定的电路或系统，在所需要的研究范围内采取一些

切实可行的处理方法，以解决其主要矛盾。根据统计得知：固定型故障在故障总

数中占到９０％以上，园此在对ＦＰＧＡ电路进行仿真和测试的过程中必须对固定型

故障做充分的研究。我们针对ＦＰＧＡ中不同组成部分电路结构的特点，采用不同 的故障模型。例如，在对连线资源进行测试的时候，通常考虑固定型故障、开路 故障、桥接故障、常开故障和常闭故障。故障模型大多采用单故障模型，基本上 不考虑延迟故障。由于ＲＡＭ测试的特殊性，我们在进行函数发生器ＲＡＭ模式的 测试过程时，对其故障模型单独考虑。

３．２可编程逻辑模块（ＣＬＢ）的测试

测试可配置功能块最简单的方法是通过编程把每一个ＣＬＢ的输入／输出和 ＦＰＧＡ的ｌＯＢ连接起来，直接对每个ＣＬＢ内的逻辑电路进行测试。当然对每个（２ＬＢ 来说，要通过若干次编程才能完成完整的测试。例如：在对于查找表ＬＵＴ进行多

次编程时，对表中的每～个单元至少要有一次被编成０状态，一次被编成ｌ状态； 对于多路开关，每一个数据输入端至少要被选中一次并施加０、ｌ各一次；Ｄ触发

器的上沿触发、下沿触发以及使能端的功能，也都至少要有一次编程用来检查。 这一方法的主要问题是ＦＰＧＡ的ｌＯＢ不够多，每次编程只能测试一部分ＣＬＢ。假 定一个ＦＰＧＡ有Ｎｌｏ个ｌＯＢ，ＣＬＢ有Ｎ行Ｍ列，每个ＣＬＢ有功个输入和ｎｏ个输

入，一个ＣＬＢ的功能要通过ｎＰ次编程来进行测试，那么，要对这个ＦＰＧＡ的ＣＬＢ

进行完全的测试就需要竺兰竺学次编程。为了减少编程次数，我们提出

第三章可编程逻辑模块的测试

了一种以阵列为基础测试ＣＬＢ的方法。

３．２．１单个ＣＬＢ的测试

１）基本模块的测试 ＸＣ４０００Ｅ系列的ＣＬＢ通常由三类基本器件组成：Ｄ触发器、多路开关（ＭＵＸ） 和查找表（ＬＵＤ，如图２－１所示。其中，多路开关和查找表是典型的可配置器件。 ａ）多路开关测试
ａ）Ｃｌａｓｓｉｃａｌ ｂ）ＦＰＧＡ
图３－１典型多路开关和ＦＰＧＡ的多路开关

从图３－ｌ中我们可以看出典型多路开关和ＦＰＧＡ的多路开关的区别：在ＦＰＧＡ 的多路开关中，只有数据输入端Ｅ０、Ｅ１、Ｅ２、Ｅ３被表示出来，因为它们是可操 作的输入；而两位地址位Ａ０、Ａ１没有表示出来，因为在通常的操作中它们是不 可控的。对多路开关而言，它的故障模型是所有内部或外部的固定型故障ＳＡＦ

（ｓｔｕｃｋ．ａｔ ｆａｕｌｔ）。

容易得知，对于固定型故障ＳＡＦ，要得到ＭＵＸ完全的测试序列必须依赖于 地址输入位。对于ｉ１位配置位位的ＭＵＸ，需要２“个测试配置。如图３?１所示的四 选一多路开关（２个配置位）共需要４个测试配置，分别称为ＴＣ“、ＴＣ。“、Ｔｃ“、

ＴＣ一，如图３．２所示。在图中同样可以看到每种配置所需要的２个测试向量，从

这四组测试向量中我们可以归纳出两个适用予每个配置的共同的测试向量。这两 个测试向量分别相当于异或（ｘｏｇ）和异或非（ＸＮＯＲ）逻辑。

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图３－２多路开关（ＭＵＸ）的测试配置（Ｔｃ）和测试向量

四＇ Ｓ黼０１０；１－ 吼倒

ｒｓｘ。ｘ一［－＂＂－７篮

图３－３查找表（ＬＵＴ）的测试配置和测试向量

对于如图３－３所示的ＬｕＴ，在基于滴定型故障ＳＡＹ的模型下，我们可以利用

前面对于多路开关测试的结论：异或（ＸＯＲ）和异或非ＣＸＮＯＲ）逻辑用于查找表的两

个测试酉己鼍，而多路开关的四个溯试配置可用作查找表的四个测试向量。

容易得知：在使用这种测试配置方式和测试向量的情况下，奄找表的配置次

数是独立于查找表的规模的（仅需使用异或和异或非逻辑对查找表进行配置）：而 查找表测试向量的数日则是和查找表的规模密切相关（对于有ｎ个输入位的查找 表，其测试向量的个数为妒）。 先考虑一种极端的情况：在图３＿４所示的简化模型中，只包括一个两输入的 ＬＵＴ和一个两输入ＭＵｘ。在这个模型中包括３个输入位，１个输出位和５个配置 位（ＬｕＴ有４个配置位、ＭＵＸ有１个配置位），如果使用穷举法来进行测试，将 有２ｓ＝３２种不同的配置方式。因此，我们希望找到最小的配置次数来对这个模型

第三章可编程逻辑模块的测试

图３―４简化模型下的测试配置和测试向量

利用上面得到的结论，我们可以对配置方式进行简化：对查找表使用异或 （ＸＯＲ）和异或ｔ｝（ＸＮＯＲ）逻辑进行配置，对１个配置位的多路开关也仅需使用２个

测试配置。事实上，这４种测试配置可以进一步简化为图３－４所示的３种测试配置。

这是因为某些基本器件的测试配置是兼容的，它们可以同时的使用。例如ＵＪＴ的

测试配置ＴＣ”８或ＴｃＸＮＯＲ是和ＭＵＸ的测试配置ＴＣ“相互兼容，它们可以同时使

用在ＴＣｌ和ＴＣ２中。

在第３种测试配置ＴＣ３中，由于ＬＵＴ的输出没有和输出位相连。为简便起 见，ＬＵＴ的功能可以简单的配置为和它的某一个输入端（１１或１２）相等，如图３－４ 所示。３种配置的钡４试向量Ｔｓｌ、Ｔｓ２、Ｔｓ３也附于图中。 ２１单个ＣＬＢ的测试 现在将这种简化过程应用于如图３－５所示的ＸＣ４０００Ｅ系列ＦＰＧＡ的ＣＬＢ中。 为了表述方便和清晰，我们将ＣＬＢ分为两部分：组合电路部分（ａ）和时序电路部分 Ｃｏ），如图３－６所示。当然这两部分并不是完全独立的，例如图３－６（ｂ）所示，多路开

关ＤＹ和ＤＸ的输入分别有Ｇ’、Ｈ、和Ｆ’。ＣＬＢ有１２个输入（Ｃ１?Ｃ４、Ｇ１－（３４、Ｆ１－Ｆ４） 和４个输出（Ｘ、ＸＯ、Ｙ和ＹＱ）。

皇至型垫奎堂堕主堂垡笙苎

Ｆ４ Ｆ３ Ｆ２ ｒｌ

ＸＣ４０００Ｅ的ＣＬＢ

甜∞融缸“∞￡ｊｎＨ 砼ｎ

图３－６将ＣＬＢ分为组合和时序两部分

利用前面所述的方法，我们可以对ＸＣ４０００Ｅ的ＣＬＢ的测试配置进行简化： 只需要８种配置方式就可以完成对ＣＬＢ的完全测试。在这８种测试配置中，前４

种主要用来测试组合电路部分，因此命名为：Ｔｃ。“、ＴＣｃ蝴、ＴＣ。“３和ＴＣｃ“；

后４种主要用来测试时序电路部分，因此命名为：Ｔｃ跚’、ＴＣ＆啦、ＴＣ“够和Ｔｃ娜。
这８种禊４试配置如图３．７所示。值得注意的是：这８种配置方式已经完全包括了
ＣＬＢ里各个基本器件的测试配置。例如，３个ＬＵＴ的异或（ＸＯＲ）和异或非（ＸＮＯＲ）

测试配置；多路开关ＤＩＮ的ＴＣ棚配置方式包括在ＴＣ。。”中，ＴＣ“配置方式包括

第三章可编程逻辑模块的测试

在ＴＣ６…１中，ＴＣ“配置方式包括在ＴｃＣｏ“ｂ２中，ＴＣｍ配置方式包括在ＴＣ。。”中。

甜∥∞哪口ｏ ｍＮ聆ｍ

钟∞啦ｍ讲ａ ⅣＢ再聊

斜ｍｍ 饼讳∞口Ｈｎｍｎ

ＣＬＢ的８种测试配置方式

电子科技大学硕士学位论文 ３．２．２

对于ｍ×ｍ的ＣＬＢ矩阵的测试而言，问题主要集中在对整个矩阵的控制和观 测上。对每一ＣＬＢ单独进行测试在实践中是不太可能的，这是因为ＦＰＧＡ芯片没 有足够多的Ｉ／Ｏ端１２从外部并行的对每～个ＣＬＢ施加测试向量，并且并行的将这

些结果读出。例如，ＸＣ４００３Ｅ有１００个ＣＬＢ，但只有８４个Ｉ／Ｏ引腿（以ＰＣ８４的 封装为例）。

基于这个理由，我们将ＣＬＢ连接成一个一维矩阵，矩阵的长度和数目仅受可 用Ｉ／Ｏ端口的限制。在实际应用中，最方便的方法是如图３－８所示：将ｍｘｍ（３

ｘ３）的ＣＬＢ矩阵分布成ｒｆｌ（３）个～维阵列，每个阵列包含有ｎｌ（３）个ＣＬＢ。

利用这种方案，ｉｉｌ＿个一维的阵列可以并行的进行测试。

圈３－８将３×３的ＣＬＢ矩阵连接成３个一维阵列

实际上，由ｎ１个ＣＬＢ堆叠构成的一维阵列可以被视为一个重复的电路：每

个ＣＬＢ从上一个ＣＬＢ接受一个本地输入（用白或灰色箭头表示），并且为下一个

ＣＬＢ产生一个本地输出（用自或灰色箭头表示）。最左边的本地输入（用灰色箭头 表示）是可控的输入，最右边的本地输出（用灰色箭头表示）是可观的输出。此 外，ＦＰＧＡ中的每一个ＣＬＢ所接受的一系列的可控的基本输入（用黑色箭头表示）

利用一维阵列的概念，在图３－８中可以清楚的看到：“内嵌”的ＣＬＢ可以通

过位于左边的ＣＬＢ进行控制．并通过位于右边的ＣＬＢ进行观察。对于整个ＣＬＢ

矩阵而言，测试配置和溺试向量必须满足下面３个基本条件：

ｉ）确保每一个ＣＬＢ的完全测试；

第三章可编程逻辑模块的测试

ｉｉ）确保通过每一个ＣＬＢ的控制信号可以到达矩阵的最右端： ｉｉｉ）确保通过每一个ＣＬＢ的观察信号可以到达矩阵的最左端。

为了满足第ｉ个基本条件，我们可以利用３．３．２小节中对于单个ＣＬＢ测试的 结论：使用８种配置方式来完成对ＣＬＢ矩阵中岭每一个ＣＬＢ的完全测试。例如图

３－８所示，测试配置方式ＴＣ‘“１被同时用于所有的Ｍ２个ＣＬＢ中。这样，仅需要 ８种配置方式就可以确保对ＣＬＢ矩阵中的每一个ＣＬＢ进行完全的测试。

在下面我们将证明：遵循一定的互连原则（仅对一维ＣＬＢ阵列而言），我们

可以保证每～个“内嵌”ＣＬＢ满足第讧和第ｉｉｉ基本条件。 测试生成过程中存在信号控制及信号观察过程，这两个过程分别对应予测试

生成过程中的信号确认及Ｄ驱赶，所以故障检测问题可以划分为可控性问题及可 观性问题。可控性问题，即确定是否存在一输入向量，在电路中给定的信号线上

产生一确定的值。可观性问题，即确定是否存在一输入向量将指定线上确定的值 传送到原始输出。 由于８种测试配置均以相同的互连方式进行连接，我们仅以第一种涮试配置 方式为侧进行详细的证明。在这种配置方式下，ＣＬＢ的两个输出与下一级ＣＬＢ的

两个输入Ｆ４和Ｇ４相连，ＣＬＢ的其它输入端（Ｆ１、Ｆ２、Ｆ３、Ｇ１、Ｇ２、Ｇ３、Ｃ１） 分别作为可控的公若输入端并联在～起，如图３－９所示。显然，一维阵列最左端的

Ｆ４和Ｇ４输入也是可控输入端，为区别起见，我们称之为Ｇ”和Ｆ一；一维阵列最

右端的输出ｘ和Ｙ是可观输出端。

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Ｃ１ Ｃ３ Ｃ４ Ｃ掣

ｂ１时序电路部分 图３－９ ＣＬＢ的组合电路部分和时序电路部分的互连方式

通过这种将ＬｕＴ的ＸＯＲ配置方式级联起来的结构，我们很容易得知：对于

每个ＵＪＴ，都可以进行完全的仿真和测试。同时，这种级联结构也极大的提高了 一维阵列的可控性和可观性。首先，每个ＣＬＢ可以很容易的通过公共输入端（Ｆ１、 Ｆ２、Ｆ３、Ｇ１、Ｇ２、Ｇ３和Ｃ１）和上一级ＣＬＢ的ＸＯＲ输出进行控制；其次，除了

第一个ＣＬＢ的输出Ｙｌ和Ｘ１没有交叉，其余ＣＬＢ的输出Ⅵ和Ｘｉ在进入下一级

ＣＬＢ的输入之前都进行了交叉。这样做的目的是保证每一个ＣＬＢ（第一个ＣＬＢ除 外）的输出都有相同的结果： 证明： 对于任何初始输入（Ｃ１、Ｆ１、Ｆ２、Ｆ３、Ｆ”、Ｇ１、Ｇ２、Ｇ３、Ｇ础），令
Ｇ“ｈ＝Ｆ劬＝Ｃ１０ＦｌｏＦ２０Ｆ３０Ｇ１０（３２０Ｇ３＝Ｃｍ（０ ０１＂１）
Ｙ１＝Ｇ、＝Ｇ１０Ｇ２０Ｇ３０Ｇ缸ｊＹｌ＝Ｇ１０Ｇ２国Ｇ３０Ｃｎｔ
Ｆ、＝Ｆ１０Ｆ２０Ｆ３０Ｆ“ Ｘ１＝Ｈ、＝Ｇ’ｏＣｌｏＦ、

对ＣＬＢ２而言： Ｙ２；Ｇ、＝Ｇ１０Ｇ２０Ｇ３０Ｙ１≥Ｙ２＝Ｃｎｔ

Ｆ、＝Ｆ１０Ｆ２０Ｆ３０Ｘｌ

Ｘ２＝Ｈ、＝ＧⅧＣ１０Ｆ’

ｊＸ２＝Ｇ１０Ｇ２０Ｇ３０Ｃｎｔ

第三章可编程逻辑模块的测试

Ｙ３＝Ｇ’＝ＧｌｏＧ２０Ｇ３０Ｘ２尊Ｙ３＝Ｃｎｔ

Ｆ、＝Ｆ１０Ｆ２０Ｆ３０Ｙ２

Ｘ３＝Ｈ、＝Ｇ、。ＣｌｏＦ、

≥Ｘ３＝Ｇ１０Ｇ２０Ｇ３０Ｃｎｔ

由此得证： Ｙ２＝Ｙ３＝Ｙ４…．且Ｘ２＝Ｘ３＝Ｘ４…． 从上面得论证我们可以看到：从第２级ＣＬＢ开始，每个ＣＬＢ都可以保证将 其上一级的输入Ｙｉ或）（ｉ完整得输出到下一缎ＣＬＢ，从而保证了～维ＣＬＢ阵列得 可观性。

对于ＣＬＢ的时序电路部分而言，其连接方式按照图３－９（ｂ）所示的方式进行级 联：上一级的输出ＹＱ连接到下一级的输入ｃ２上，触发器的Ｋ端和ＥＣ端分别和 相应的公共的输入端相连。这样就形成一个ｍ－ｂｉｔ的移位寄存器，其中最左端的输 入ｃ２做为移位寄存器的可控输入端，最右边的输出ＹＱ做为移位寄存器的可观输 出端。对于这种移位寄存器的配置，很容易生成测试所需的测试向量：对于一个

长度为ｍ的移位寄存器，仅需要３ｍ．１个时钟周期的测试向量。

３．２．３设计实现及测试结果

１）设计实现 对于ＸＣ４０００Ｅ的ＣＬＢ矩阵，我们利用上述８种测试配置方式就可以完成单

故障模型下的仿真和测试，并保证１００％的故障覆盖率。图３．１０显示了第一种配

置方式在ＸＣ４０００３Ｅ上的稚局布线情况。

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Ｔｃ…１在ＸＣ４００３Ｅ上的应用

２）仿真结果 图３－１１显示了利用ＭｏｄｅｌＳｉｍ进行后仿的结果。

第三章可编程逻辑模块的测试

３）实际测试结果 图３一１２显示了在我们建立的ＦＰＧＡ自动测试平台上观察到的测试波形。从 这里可以发现我们的测试平台观察结果非常方便，可以自动实现波形的保存和对

比。ＶｅｒｉｌｏｇＨＤＬ测试程序和ＮＣ－－Ｖｅｒｉｌｏｇ仿真工具为僵硬的硬件测试带来了软件

３．３进位逻辑模块（ＣＬ吣测试

ＸＣ４０００Ｅ系列的进位逻辑模块ＣＬＭ（Ｃａｒｒｙ

Ｍｏｄｕｌｅ）极大地增加了加

法器、加法器、累加器、比较器和计数器的效率和性能，也为许多包括算术运算 的新应用打开了方便之门，这是ＸＣ４０００Ｅ系列优于前几代ＦＰＧＡ的显著特点。同 时，由于这个模块与正常的互联资源是相互独立的，因此我们必须单独地考虑ＣＬＭ 地测试方法。 每个ＣＬＢ的查找表（Ｆ―ＬｕＴ和Ｇ．ＬＵＴ）都可以被配置成随机存取存储器 （ＲＡＭ），这种片内的存储器读、写操作都比片外ＲＡＭ快得多。对于ＲＡＭ的测 试，通常采用功能故障模型，对其测试的方法已有较深入的研究。ＬＵＴ的ＲＡＭ模 式由于其读写方式的特殊性，以及配置方式的多样性，所以对其测试的方法也应 作相应的改变。 图３．１３显示了进位逻辑模块在ＣＬＢ内部的连接关系，并且示意的显示出Ｇ

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函数发生器和Ｆ函数发生器可以分别的被配置为ＬＵＴ模式和ＲＡＭ模式。

ｉ Ｌｏｇｉ：。１１｛

嶙１一 参 ｔ ．被翔 ’勘

图３－１３进位逻辑模块（ｃ删）在ＣＬＢ内部的连接关系

进位逻辑模块（ＣＬ的的测试方法

图３．１４显示了ＸＣ４０００Ｅ系列进位逻辑的内部结构，从图中可以看出，ＣＬＭ

有两类输入：配置输入位（Ｃ０４２７）和操作输入位（Ｃｉｎ，Ｆ１－Ｆ３，Ｇ１和Ｇ４）。其

中，配置输入位是器件配置位流的一部分，它们只可以在器件配置过程中被赋值；

操作输入位则在器件正常的工作期间提供输入信号。理论上而言，对于８位的配 置输入位，要进行详尽的测试需要进行２８次编程。实际上，进位逻辑模块只有４３

第三章可编程逻辑模块的钡８试

图３一１４进位逻辑的内部结构

进位逻辑模块（ＣＵＭ）是ＣＬＢ中最大的子模块，其逻辑深度远远超过了ＣＬＢ

中的其他子模块，同时ＣＬＭ的配置输入位相对而言也是最多的（查找表ｕＪＴ的 配置输入位为１６位，但其更有规律）。虽然ＣＬＭ的有效配置方式只有４３种，但 是从仿真和测试的角度将，我们不可能将这４３种配置方式一一进行编程，况且有 很多种配置方式为了实现某一特定逻辑功能还需要使用ＣＬＢ内的函数发生器（查 找表）等子模块。因此找到一个ＣＬＭ的最小编程次数是相当困难的，必须小心的 考虑到测试的完整性、ＣＬＭ与各个子模块之间的关系等各种因素。 １）基本方法

由于ＣＬＭ只有６个操作输入位，因此在给定进位逻辑配置的情况下对操作输

入位使用穷举法进行测试是完全可行的，并且可以保证给定配置模式下的功能覆

盖率。基于这个原因，为了保证对ＣＬＭ的完全测试，我们采用如下方式：我们从 ４３种配置方式下寻找一个最小测试集，对这个最小测试集的每种配置方式，我们

使用穷举法进行测试。这种方式和我们对ＬＵＴ进行测试的方法是相同的一先找到 ＬＵＴ的最小测试集（ＸＯＲ和ＸＮＯＲ逻辑配置），然后使用每种配置使用穷举法进 行测试。

ＣＬＭ由１２个基本部件组成：６个多路开关，２个与门和４个异或门。当确定

了最小测试集后，我们使用“分而治之”的方法对每个基本部件使用穷举法进行 测试，以完成对ＣＬＭ给定配置的测试。 对于整个ＦＰＧＡ内部的ＣＬＭ而言，我们将所有ＣＬＭ配置成同一模式，然后

“并行”（由于进位逻辑传播路径的关系，我们实际上是将所有的ＣＬＭ串联起来）

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的对它们进行测试。 ２）ＣＬＭ的最小测试集 对于ＣＬＭ这样的纯组合逻辑，寻找其最小测试集是一个复杂的过程。在

ＴＳＳＦＴ（ｔｅｓｔａｂｉｌｉｔｙ ｆｏｒ ｓｉｎｇｌｅ ｓｔｕｃｋ―ａｔ ｆａｕｌｔ

ｔｅｓｔ）模型下，其最小钡４试集为６次，具

体证明过程参见文献【１０】。ＣＬＭ的这６次配置及其配置位的值参见表３－１。

表｝ｌ ｃ咙妁最小测试集
ＡＤＤ―Ｇ．Ｆ３ Ｏ ｌ Ｏ ０ ０ ０

Ｃｏｎｆｉｇｕｒａｌｔｏｎ Ｂｉｔｓ ０

ｌ １ ０ １ ０ ０

１ １ １ ０ ０ ０

ＡＤＤＳＵＢ．ＦＧ―ＣＩ ＩＮＣ―Ｇ―ｌ

ＦｏＲＣＥ―ｌ ＦＯＲＣＥ－Ｃ１

进位逻辑的这６次配置的功能描述分别如下：

这种配置方式利用Ｇ函数发生器（ＬＵＴ）生成一个Ａ＋Ｂ的一位加法器，Ｇ１ 和Ｇ４分别作为Ａ和Ｂ的输入端。进位信号从Ｆ３进入，被Ｆ．进位逻辑（Ｆ―Ｃａｒｒｙ）

反向，并通过Ｇ．进位逻辑（ｏ―Ｃａｒｒｙ）传播，最终由ＣＯＵＴ端输出。Ｆ函数发生器 未被使用。
Ｆ＝ Ｃｏｕｔ０＝Ｆ３

Ｇ＝（Ｇ４０Ｇ１１０Ｇ２ Ｃｏｕｔ＝（０４‘０１）。Ｃｏｕｔ０４（Ｇ４＋Ｇ１）

Ｆ４＝Ｆ４Ｉ Ｇ２一Ｃｏｕｔ０ Ｇ３＝Ｇ３Ｉ ＡＤＤＳＵＢ―ＦＧ－ＣＩ

这种配置方式利用Ｇ和Ｆ函数发生器生成一个Ａ＋Ｂ的两位可控加法／减法

器，对于加（减）法器的低位，Ｆ１和Ｆ２分别作为Ａ和Ｂ的输入端。对于加（减）

法器的高位，Ｇ４和Ｇ１分别作为Ａ和Ｂ的输入端。进位信号从ＣＩＮ端进入，并通

第三章可编程逻辑模块的测试

过Ｆ．进位逻辑和Ｇ．进位逻辑传播，最终由ＣＯＵＴ端输出。当Ｆ３＝Ｇ３＝１时，进

位逻辑模块被定义为加法器：当Ｆ３＝Ｇ３＝０时，进位逻辑模块被定义为减法器。 Ｆ＝（Ｆ１０Ｆ２）ｏＦ４～Ｆ３

＝Ｆ１０Ｆ２０Ｆ４０Ｆ３

ＣｏｕｔＯ＝Ｆ３＋（（Ｆｌ幸Ｆ２）＋Ｃｉｎ＋（Ｆｌ＋Ｆ２））＋一Ｆ３‘（（Ｆｌ＋一Ｆ２）＋Ｃｉｎ＊（Ｆｌ＋一Ｆ２））

Ｇ＝（Ｇ４０Ｇ１）ｏＧ２０一Ｇ３＝

Ｇ４０Ｇ１０Ｇ２０Ｇ３

Ｃｏｕｔ＝Ｆ３＊（（Ｇ４＋Ｇ１）＋Ｃｏｍ０＋（Ｇ４＋Ｇ１））＋两＋（（Ｇ４＋一Ｇ１）＋Ｃｏｕｔ０＊（Ｇ４＋一Ｇ１））

Ｆ４＝ＣＩＮ Ｇ２＝Ｃｏｕｔ０ Ｇ３＝Ｇ３Ｉ ＩＮＣ．Ｇ．１

这种配置方式利用Ｇ函数发生器生成一个加１计数器，Ｇ４为输入端。进位 输入被置为高电平，进位信号通过Ｇ－进位逻辑进行传播，最终由ＣＯＵＴ端输出。 Ｆ函数发生器未被使用。

Ｆ＝ Ｃｏｕｔ０＝０ Ｇ＝Ｇ４ Ｃｏｕｔ＝Ｇ４ Ｆ４＝Ｆ４Ｉ Ｇ２＝Ｇ２Ｉ Ｇ３目Ｇ３Ｉ ＤＥＣ．Ｆ．ＣＩ

这种配置方式利用Ｆ函数发生器生成一个减】计数器，Ｆ１为输入端。进位信

号从Ｃ１Ｎ端输入，通过Ｆ．进位逻辑进行传播，由Ｃｏｕｔ端输出。０函数发生器未被 使用。

Ｃｏｕｔ０＝Ｆｌ＋Ｃｉｎ＊一Ｆ１

Ｇ＝ Ｃｏｕｔ＝ＣｏｕｔＯ

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Ｆ４＝Ｃｉｎ Ｇ２＝Ｇ２Ｉ Ｇ３＝Ｇ３Ｉ ＦＯＲＣＥ．１

这种配置方式下，进位输出信号Ｃｏｕｔ被置为１。

Ｃｏｕｔ０＝ｌ Ｃｏｕｔ＝ｌ ＦＯＲＣＥ．ＣＩ

这种配置方式下，进位输入信号Ｃｉｎ被直接送到Ｃｏｕｔ输出端。

Ｃｏｕｔ０＝Ｃｉｎ Ｃｏｕｔ＝ＣｏｕｔＯ＝Ｃｉｎ

３．３．２设计实现和测试结果

图３．１５显示了使用ＡＤＤＳＵＢ―ＦＧ－ＣＩ配置方式对进位逻辑模块进行第编程的
布局布线情况：Ｇｌ、Ｇ３、Ｇ４和Ｆ１、Ｆ２、Ｆ３作为每个ＣＬＭ的公共输入端并行的

输入，进位链因为传播方向的关系串行的连接到～起。 图３－１６（ａ）和图３－１６（ｂ）分别显示了施加测试向量后ＭｏｄｅｌＳｉｍ和Ｎｃ?Ｖｅｒｉｌｏｇ的 仿真结果。

第三章可编程逻辑模块的测试

图３一１５使用ＡＤＤＳＵＢ－ＦＧ－ＣＩ配置方式对进位逻辑进行编程的布局布线情况

图３―１６（ａ））ｉｏｄｅｌＳｉｍ的仿真结果

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图３－１６（ｂ）ＮＣ―Ｖｅｒｉｌｏｇ的测试结果

３．４函数发生器ＲＡＭ模式的测试

每个ＣＬＢ的查找表（Ｆ－ＬＵＴ和Ｇ―ＬＵｒ）都可以被配置成随机存取存储器 （ＲＡＭ），这种片内的存储器读、写操作都比片步｝ＲＡＭ快得多。对于ＲＡＭ的测 试，通常采用功能故障模型，对其测试的方法已有较深入的研究。ＬＵＴ的ＲＡＭ模

式由于其读写方式的特殊性，以及配置方式的多样性，所以对其测试的方法也应 作相应的改变。图３．１７显示了进位逻辑模块在ＣＬＢ内部的连接关系，并且示意的

显示出Ｇ函数发生器和Ｆ函数发生器可以分别的被配置为ＵＪＴ模式和ＲＡＭ模式。

第三章可编程逻辑模块的测试

Ｉ ｌ Ｃａｒｒｙ｝ｊ：

翱 妇１口 参 ’ｉ 司 撼鄹

Ｆｌｉｐ：：＝：埴涫等

图３－１７进位逻辑模块（ｃＬＭ）在ＣＬＢ内部的连接关系

在ＸＣ４０００Ｅ系列的函数发生器可以配置为以下尺寸的ＲＡＭ阵列：

（１）两个１６×１的ＲＡＭ：两个数据输入和两个数据输出，具有对每个ＲＡＭ

相同的寻址或不同的寻址；

（２）一个３２×１的ＲＡＭ：一个数据输入和一个数据输出；

（３）一个Ｆ或Ｇ函数发生器：可以配置为一个１６×１的ＲＡＭ，而另一个函

数发生器用来实现任何多达五输入的函数。

此外，ＸＣ４０００Ｅ系列的ＲＡＭ可以有两种定时模式：

（１）沿触发（同步）：数据由ＣＬＢ时钟指定的沿写入，ＷＥ信号起时钟的使

能作用； （２）电平有效（异步）：外部ＷＥ信号起写入闸门的作用。

读取口的数目也是可编程的：

（１）单口：每个函数发生器有公共的读和写口： （２）双口：两个函数发生器一起配置为具有一个写入１：３和两个读取口的单个 １６×１的双口ＲＡＭ，支持瞬时读和写操作到相同或不同的地址。

ＲＡＭ故障模型和测试算法

关于ＲＡＭ测试的研究非常多，也出现相当多的测试算法，这些算法可以分

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为两大类：一类是当一些存储单元内容发生特定的变化后，读出所有的存储单元； 另一类是只读出内容已经变化的存储单元。常用的ＲＡＭ测试算法有：ＭＳＣＡＮ算 法、ＧＡＬＰＡＴ算法（也称１，ｏ漫游或乒乓测试）、Ｃｈｅｃｋｅｒｂｏａｒｄ测试和ＡＴＳ算法。 还有～类测试算法是以功能故障模型为目标，它们可以用来测试读／写逻辑的故障、

存储单元阵列和地址译码器等故障，这类测试算法就是现在常采用的Ｍａｒｃｈ测试。

Ｍａｒｃｈ测试有多种版本，常见的版本是ＭＡＴＳ和Ｍａｒｃｈ Ｃ。各种版本Ｍａｒｃｈ测试的 不同之处就是采用不同的Ｍａｒｃｈ元素。所谓Ｍａｒｃｈ元素指的是：在对下一个单元

操作前，对一元素所操作的序列。一个Ｍａｒｃｈ元素可能由一简单的ＭＳＣＡＮ序列 组成，也可能由一系列复杂的读／写操作序列组成。

我们在对函数发生器的ＲＡＭ模式进行测试时就采用这种算法，这主要是考 虑到：相对而言，Ｍａｒｃｈ算法的测试复杂程度比较低，但覆盖率比较高。

在Ｍａｒｃｈ测试算法中，对ＲＡＭ的故障模型主要考虑以下几种： ＳＡＦ；固定型故障一使得存储单元恒定地存储１或ｂ的功能性故障。

ＴＦ：变迁故障一当某～存储单元不能从０状态变迁到１状态（ｆ），或者不能

从１状态变迁到Ｏ状态（Ｉ），就用变迁故障来描述，变迁故障是ｓＡＦ故障的一种 特殊形式。存储单元可能具有ｌ或者ｆ变迁故障中的一个，而不能二者兼具，这 就是说某单元可能具有｛变迁故障，但从０变迁到１却正常，因此该单元有可能 保持在１，表现出ｓｔｕｃｋ―ａｔ一１的特性。要检测出变迁故障，必须使每一个存储单

元经历Ｏ―ｌ和卜０变迁，并检查结果。 存储单元的ＳＡＦ故障和ＴＦ故障的描述如图３－１８所示。

第三章可编程逻辑模块的测试

ｗ０（（０））ｗｌ ＼土足一／

上／／ 能读写同一存储单元。

ＳＡＦ故障和变迁故障（ＴＦ）的描述

ＡＦ：与地址译码器相关的故障。这类故障又分为不同的类型：第一类故障为，

对某一地址没有可读写的存储单元；第二类故障为，无法读写某一存储单元；第

三类故障为，某一地址可以读写多个存储单元；最后一类故障为，有多个地址只 ＣＦ：耦合故障一存储器结构上有规律性，这样其中一个单元的值可能因为其

他单元状态的改变而变化，描述这种现象的故障为耦合故障（ｃＦ）。耦会形成的原

因有短路和寄生效应。耦合故障有３种表现形式：反楣（ｉｎｖｅｒｓｉｏｎ）、同势

（ｉｄｅｍｐｏｔｅｎｔ）、桥接／状态（ｂｒｉｄｇｉｎｇ
ａｎｄ ｓｔａｔｅ）。

由于动态随机存储器（ＤＲＡＭ）比静态随机存储器（ＳＲＡＭ）更容易发生耦

和故障（ｃＦ），因此我们在对ＸＣ４０００Ｅ系列ＦＰＧＡ（ＳＲＡＭ－ｂａｓｅｄ ＦＰＧＡ）进行测

试时，只考虑ＳＡＦ、ＴＦ和ＡＦ三种故障模型。从图３．１９可以看出：函数发生器的 ＲＡＭ模式包含有和静态存储器（ＳＲＡＭ）相同的结构：存储单元、地址译码器和 读／写逻辑。因此我们使用基于这三种故障模型的Ｍａｒｃｈ测试算法来完成对函数发 生器ＲＡＭ模式的测试。

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ｐ Ｃ¨ｎｔｒｔ）’［Ａｄｄｃ“．ｓｌ Ｌｏｇｉｅｃ吣ｌＬｌ，９４ｉ，：醛嘲‘

Ｄｅｃｘｖ．ｔｅｌ ｃｉｇｏ．ＩｔｉｆＷ
础罨町 ｎｌｃ扭ｎｃ‘ｔｉｏｎａｌ ｍｏｄｅｌ

图３―１９函数发生器的Ｐ，ＡＭ模式

２）Ｍａｒｃｈ测试算法

基本的Ｍａｒｃｈ测试简称为ＭＡＴＳ，其复杂程度与存储容量Ｎ成正比。ＭＡＴＳ 的第一个操作过程是对存储阵列初始化，接着读每一个单元，然后再对单元求补，

最后一个单元处理完后，Ｒ